TSMC prevede di implementare i nodi di processo A13 “1,3 nm” e A12 “1,2 nm” entro il 2029, evitando per il momento le apparecchiature EUV più costose di ASML.

In occasione del recente North American Technology Symposium, tenutosi nel 2026, TSMC ha svelato la sua ambiziosa roadmap tecnologica, prevedendo progressi fino al 2029 con processi all’avanguardia, inclusi i futuri nodi A13 e A12.

Obiettivi strategici di TSMC: vincoli di costo e innovazioni future

Durante il simposio, TSMC ha illustrato importanti aggiornamenti della sua roadmap, incentrati sull’ottimizzazione dei processi e sull’integrazione di nuove tecnologie. La loro strategia sembra focalizzata in particolare sulla definizione delle dimensioni delle aree e sul miglioramento dell’efficienza in diverse applicazioni.

Una diapositiva intitolata "TSMC Advanced Technology Roadmap" che mostra gli anni di produzione dal 2021 al 2029 con nodi principali come N5P, N4, N3E e A14, insieme a nodi mainstream come N6, N4C e N3C.

La roadmap evidenzia l’impegno di TSMC per il progresso tecnologico, a partire dalla tecnologia di processo N2, la cui produzione di massa è prevista per quest’anno. I successivi sviluppi includono i processi N2P/N3A, in programma per il 2026, seguiti da N2X/A16 nel 2027, A14/N2U nel 2028 e, infine, dai processi A13/A12 nel 2029. Parallelamente a queste offerte di fascia alta, TSMC prevede di lanciare tecnologie ottimizzate per il mercato di massa, come N3C nel 2026 e N2U, destinate sia al mercato premium che a quello mainstream.

Un’analisi approfondita del nodo di processo TSMC A13 (1, 3 nm).

TSMC ha rivelato che la sua tecnologia di processo A13 (1, 3 nm) rappresenta un’evoluzione del nodo A14, caratterizzata da una significativa riduzione dell’area del 6%.Questo nodo compatto è progettato per il calcolo ad alte prestazioni (HPC), l’intelligenza artificiale (AI) e le applicazioni mobili, garantendo la retrocompatibilità con A14. L’inizio della produzione è previsto per il 2029, in seguito al lancio atteso di A14 (1, 4 nm).

Una diapositiva di una presentazione di TSMC intitolata "A13 estende la leadership tecnologica" mostra una riduzione delle dimensioni ottiche del 97% con un risparmio di area del 6%, con l'obiettivo di avviare la produzione nel 2029.

Esplorazione del nodo di processo TSMC A12 (1, 2 nm).

Con la produzione prevista entro il 2029, il nodo A12 (1, 2 nm) migliora ulteriormente l’architettura A14, utilizzando la tecnologia Super Power Rail di TSMC per un’erogazione di energia più efficiente sul lato posteriore. Questa innovazione mira a raggiungere livelli di prestazioni superiori nel panorama dei semiconduttori.

Introduzione al nodo di processo TSMC N2U (2 nm)

La piattaforma N2 (2 nm) vedrà il debutto del nodo N2U, che promette miglioramenti di velocità tra il 2% e il 4% o una riduzione del consumo energetico tra l’8% e il 10% a parità di prestazioni. Raggiungerà un aumento della densità logica di 1, 02-1, 03 volte rispetto a N2P, rendendolo un’opzione interessante per applicazioni di intelligenza artificiale, calcolo ad alte prestazioni (HPC) e dispositivi mobili. Grazie alla maggiore maturità acquisita sulla base N2, si prevede che questo nuovo nodo entrerà in produzione nel 2028.

Oltre a questi progressi, TSMC sta innovando anche nelle soluzioni di packaging, tra cui le tecnologie di impilamento del silicio 3D e di fabbricazione di tessuti 3D.

Una diapositiva di TSMC intitolata "N2U massimizza il valore della piattaforma tecnologica" evidenzia i miglioramenti apportati al PPA ed elenca la produzione prevista per il 2028, confrontando il "PPA N2U (rispetto a N2P)" con parametri di velocità e consumo energetico.

La rinomata tecnologia di packaging CoWoS (Chip-on-Wafer-on-Silicon) di TSMC è destinata a consentire la produzione di prodotti di dimensioni maggiori, raggiungendo dimensioni fino a 5, 5 reticoli. L’azienda ha piani ambiziosi per una soluzione die CoWoS a 14 reticoli, in grado di integrare 10 die di calcolo e 20 stack HBM, la cui produzione è prevista per il 2028. Entro il 2029, ulteriori progressi porteranno all’introduzione di una tecnologia SoW-X a 40 reticoli.

In un contesto analogo, OpenAI ha recentemente presentato un brevetto che utilizza ponti di interconnessione integrati per sviluppare chip di dimensioni maggiori, con l’obiettivo di superare i limiti imposti dalle attuali tecnologie CoWoS. Questa innovazione apre interessanti possibilità per i progressi nel packaging nel settore dei semiconduttori.

TSMC continua ad espandere la sua tecnologia di impilamento di chip 3D TSMC-SoIC® sulle sue piattaforme all’avanguardia, con la produzione di SoIC da A14 ad A14 prevista per il 2029, che vanta una densità di I/O die-to-die 1, 8 volte superiore rispetto a SoIC N2-on-N2, migliorando così la larghezza di banda nel trasferimento dati.
Il Compact Universal Photonic Engine (TSMC-COUPE™) raggiungerà un traguardo fondamentale: nel 2026, la produzione di soluzioni ottiche co-confezionate che sfruttano COUPE su substrato sarà avviata. Questa integrazione direttamente all’interno dei package offre un’efficienza energetica doppia e una riduzione della latenza dieci volte superiore rispetto alle ottiche plug-in convenzionali.

In particolare, TSMC ha scelto di rinunciare all’utilizzo delle macchine EUV avanzate di ASML fino al 2029. Questa decisione non è dovuta a una mancanza di necessità di queste macchine; al contrario, sono essenziali per la prossima generazione di tecnologie. Tuttavia, l’onere finanziario per l’acquisizione di questi sofisticati strumenti di litografia è attualmente considerato troppo elevato, soprattutto perché le aziende stanno reindirizzando gli investimenti verso la creazione di nuovi stabilimenti produttivi, spinti dalla crescente domanda di tecnologie basate sull’intelligenza artificiale. Pertanto, TSMC si affiderà alle macchine EUV esistenti per facilitare la produzione di nodi futuri efficienti e ottimizzati come A13 e A12.

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