TSMC prévoit les nœuds de processus A13 « 1,3 nm » et A12 « 1,2 nm » pour 2029 et évite pour le moment l’équipement EUV le plus coûteux d’ASML.

Lors du récent Symposium technologique nord-américain qui s’est tenu en 2026, TSMC a dévoilé sa feuille de route technologique ambitieuse, prévoyant des avancées jusqu’en 2029 avec des procédés de pointe, notamment les futurs nœuds A13 et A12.

Orientation stratégique de TSMC : contraintes de coûts et innovations futures

Lors du symposium, TSMC a présenté d’importantes mises à jour de sa feuille de route, axées sur l’optimisation des procédés et l’intégration de nouvelles technologies. Sa stratégie semble particulièrement axée sur la réduction de la taille des composants et l’amélioration de l’efficacité dans diverses applications.

Une diapositive intitulée « Feuille de route technologique avancée de TSMC » montrant les années de production de 2021 à 2029 avec les nœuds majeurs comme N5P, N4, N3E et A14, ainsi que les nœuds courants tels que N6, N4C et N3C.

La feuille de route témoigne de l’engagement de TSMC en faveur du progrès technologique, à commencer par sa technologie de gravure N2, dont la production en série est prévue cette année. Les avancées suivantes incluent les procédés N2P/N3A, attendus pour 2026, suivis des procédés N2X/A16 en 2027, A14/N2U en 2028 et enfin, des procédés A13/A12 en 2029. Parallèlement à ces offres haut de gamme, TSMC prévoit de lancer des technologies optimisées pour le grand public, telles que N3C en 2026 et N2U, ciblant à la fois les marchés premium et grand public.

Analyse approfondie du nœud de processus TSMC A13 (1, 3 nm)

TSMC a révélé que sa technologie de gravure A13 (1, 3 nm) est une évolution de la technologie A14, caractérisée par une réduction significative de 6 % de la surface. Cette technologie compacte est conçue pour le calcul haute performance (HPC), l’intelligence artificielle (IA) et les applications mobiles, tout en assurant la rétrocompatibilité avec la technologie A14. La production devrait débuter en 2029, après le lancement prévu de la technologie A14 (1, 4 nm).

Une diapositive de présentation de TSMC intitulée « A13 étend le leadership technologique » montre une réduction optique de 97 % avec une économie de surface de 6 %, visant une production en 2029.

Exploration du nœud de processus TSMC A12 (1, 2 nm)

Prévue pour une production d’ici 2029, la puce A12 (1, 2 nm) améliore encore l’architecture A14 en tirant parti de la technologie Super Power Rail de TSMC pour une alimentation plus efficace. Cette innovation vise à atteindre des performances de pointe dans le secteur des semi-conducteurs.

Introduction au nœud de processus TSMC N2U (2 nm)

La plateforme N2 (2 nm) verra l’arrivée du nœud N2U, promettant des gains de vitesse de 2 à 4 % ou une réduction de consommation de 8 à 10 % à performances équivalentes. Il offrira une densité logique 1, 02 à 1, 03 fois supérieure à celle du N2P, ce qui en fait une option intéressante pour l’IA, le calcul haute performance et les applications mobiles. Bénéficiant d’une maturité accrue sur la plateforme N2, ce nouveau nœud devrait entrer en production en 2028.

Au-delà de ces avancées, TSMC innove également dans le domaine des solutions d’encapsulation, notamment avec les technologies 3D Silicon Stacking et 3D Fabric.

Une diapositive de TSMC intitulée « N2U maximise les valeurs de la plateforme technologique » met en évidence les améliorations apportées au PPA et liste la production prévue pour 2028, en comparant le « PPA N2U (par rapport au N2P) » avec des indicateurs de vitesse et de puissance.

La technologie d’encapsulation CoWoS (Chip-on-Wafer-on-Silicon) de TSMC, déjà reconnue, permettra la production de puces plus grandes, jusqu’à 5, 5 réticules. L’entreprise nourrit des ambitions fortes avec une solution de puce CoWoS de 14 réticules, capable d’intégrer 10 puces de calcul et 20 modules HBM, dont la production est prévue pour 2028. D’ici 2029, de nouvelles avancées permettront le lancement de la technologie SoW-X de 40 réticules.

Dans un contexte plus proche de la réalité, OpenAI a récemment dévoilé un brevet utilisant des ponts d’interconnexion intégrés pour développer des puces plus grandes, dans le but de dépasser les limites des technologies CoWoS actuelles. Cette innovation ouvre des perspectives prometteuses pour les progrès en matière d’encapsulation dans l’industrie des semi-conducteurs.

TSMC continue de développer sa technologie d’empilement de puces 3D TSMC-SoIC® sur ses plateformes de pointe, avec le SoIC A14-à-A14 visant une production en 2029, offrant une densité d’E/S puce-à-puce 1, 8 fois supérieure à celle du SoIC N2-sur-N2, améliorant ainsi la bande passante du transfert de données.
Le moteur photonique universel compact (TSMC-COUPE™) franchira une étape cruciale, avec des solutions optiques véritablement intégrées tirant parti de COUPE sur substrat, dont la production est prévue pour 2026. Cette intégration directement dans les boîtiers offre une efficacité énergétique remarquable de 2X et une réduction de la latence de 10X par rapport aux optiques enfichables conventionnelles.

Il est à noter que TSMC a choisi de se passer des machines EUV avancées d’ASML jusqu’en 2029. Cette décision n’est pas due à un manque de nécessité ; au contraire, ces machines sont essentielles pour les technologies de nouvelle génération. Cependant, le coût d’acquisition de ces outils de lithographie sophistiqués est actuellement jugé trop élevé, d’autant plus que les entreprises réorientent leurs investissements vers la création de nouvelles usines, stimulées par la forte demande en intelligence artificielle. Par conséquent, TSMC s’appuiera sur ses machines EUV existantes pour faciliter la production de puces performantes et optimisées pour les générations futures, telles que A13 et A12.

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