TSMC planea utilizar los nodos de proceso A13 “1,3 nm” y A12 “1,2 nm” en 2029, evitando por el momento el equipo EUV más caro de ASML.

En el reciente Simposio Tecnológico Norteamericano celebrado en 2026, TSMC presentó su ambiciosa hoja de ruta tecnológica, proyectando avances hasta 2029 con procesos de vanguardia, incluidos los próximos nodos A13 y A12.

Enfoque estratégico de TSMC: Restricciones de costos e innovaciones futuras

Durante el simposio, TSMC presentó importantes actualizaciones en su hoja de ruta, haciendo hincapié en la optimización de procesos y la integración de nuevas tecnologías. Su estrategia parece estar particularmente enfocada en refinar el tamaño de las áreas y mejorar la eficiencia en diversas aplicaciones.

Una diapositiva titulada "Hoja de ruta de tecnología avanzada de TSMC" que muestra los años de producción desde 2021 hasta 2029 con nodos principales como N5P, N4, N3E y A14, junto con nodos convencionales como N6, N4C y N3C.

La hoja de ruta demuestra la dedicación de TSMC al progreso tecnológico, comenzando con su tecnología de proceso N2, cuya producción en masa está prevista para este año. Los avances posteriores incluyen los procesos N2P/N3A, programados para 2026, seguidos por N2X/A16 en 2027, A14/N2U en 2028 y, finalmente, los procesos A13/A12 en 2029. Paralelamente a estas ofertas de alta gama, TSMC planea lanzar tecnologías optimizadas para el mercado general, como N3C en 2026 y N2U, dirigidas tanto a mercados premium como a mercados convencionales.

Análisis en profundidad del nodo de proceso TSMC A13 (1, 3 nm)

TSMC ha revelado que su tecnología de proceso A13 (1, 3 nm) es una evolución del nodo A14, con una reducción significativa del 6 % en el área. Este nodo compacto está diseñado para computación de alto rendimiento (HPC), inteligencia artificial (IA) y aplicaciones móviles, garantizando la compatibilidad con versiones anteriores de A14. Se prevé que la producción comience en 2029, tras el lanzamiento previsto de A14 (1, 4 nm).

Una diapositiva de la presentación de TSMC titulada "A13 amplía el liderazgo tecnológico" muestra una reducción óptica del 97 % con un ahorro de área del 6 %, con el objetivo de iniciar la producción en 2029.

Explorando el nodo de proceso TSMC A12 (1, 2 nm)

Con fecha de producción prevista para 2029, el nodo A12 (1, 2 nm) mejora aún más la arquitectura A14, utilizando la tecnología Super Power Rail de TSMC para una entrega de energía posterior más eficiente. Esta innovación busca alcanzar estándares de rendimiento superiores en el sector de los semiconductores.

Introducción al nodo de proceso TSMC N2U (2 nm)

La plataforma N2 (2 nm) presentará el nodo N2U, que promete mejoras de velocidad de entre un 2 % y un 4 %, o una reducción de potencia de entre un 8 % y un 10 % con niveles de rendimiento equivalentes. Logrará un aumento de 1, 02 a 1, 03 veces en la densidad lógica en comparación con N2P, lo que la convierte en una opción atractiva para aplicaciones de IA, computación de alto rendimiento (HPC) y móviles. Gracias a la mayor madurez desarrollada sobre la base de N2, se espera que este nuevo nodo entre en producción en 2028.

Además de estos avances, TSMC también está innovando en soluciones de empaquetado, incluyendo tecnologías de apilamiento de silicio 3D y de tejido 3D.

Una diapositiva de TSMC titulada "N2U maximiza el valor de la plataforma tecnológica" destaca las mejoras en el PPA y enumera la producción planificada para 2028, comparando el "PPA de N2U (frente a N2P)" con las métricas de velocidad y potencia.

La reconocida tecnología de empaquetado CoWoS (Chip-on-Wafer-on-Silicon) de TSMC permitirá la producción de productos de mayor tamaño, alcanzando hasta 5, 5 retículas. La compañía tiene ambiciosos planes para una solución de chip CoWoS de 14 retículas, capaz de integrar 10 chips de cómputo y 20 pilas HBM, cuya producción se prevé para 2028. Para 2029, nuevos avances darán lugar a la introducción de una tecnología SoW-X de 40 retículas.

En un contexto similar, OpenAI ha presentado recientemente una patente que utiliza puentes de interconexión integrados para desarrollar chips de mayor tamaño, con el objetivo de superar las limitaciones de las tecnologías CoWoS actuales. Esta innovación abre interesantes posibilidades para los avances en el empaquetado dentro de la industria de los semiconductores.

TSMC continúa expandiendo su tecnología de apilamiento de chips 3D TSMC-SoIC® en sus plataformas de vanguardia, con el SoIC A14 a A14 previsto para su producción en 2029, que cuenta con una densidad de E/S de chip a chip 1, 8 veces mayor en comparación con el SoIC N2 sobre N2, lo que mejora el ancho de banda en la transferencia de datos.
El motor fotónico universal compacto (TSMC-COUPE™) alcanzará un hito fundamental, con soluciones ópticas integradas que aprovechan COUPE en sustratos, cuya producción está prevista para 2026. Esta integración directa dentro de los paquetes ofrece una notable eficiencia energética de 2 veces y una reducción de la latencia de 10 veces en comparación con la óptica conectable convencional.

Cabe destacar que TSMC ha optado por no utilizar las avanzadas máquinas EUV de ASML hasta 2029. Esta decisión no se debe a la falta de necesidad de dichas máquinas; de hecho, son esenciales para la próxima generación de tecnologías. Sin embargo, la carga financiera que supone adquirir estas sofisticadas herramientas de litografía se considera actualmente demasiado elevada, especialmente dado que las empresas están redirigiendo sus inversiones hacia la construcción de nuevas fábricas impulsadas por la creciente demanda de tecnología de IA. Por lo tanto, TSMC se basará en las máquinas EUV existentes para facilitar la producción de nodos futuros eficientes y optimizados como el A13 y el A12.

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