TSMC plant für 2029 die Prozessknoten A13 („1,3 nm“) und A12 („1,2 nm“) und vermeidet vorerst die teuerste EUV-Anlage von ASML.

Auf dem kürzlich stattgefundenen North American Technology Symposium 2026 stellte TSMC seine ambitionierte Technologie-Roadmap vor und prognostizierte Fortschritte bis 2029 mit modernsten Verfahren, darunter die kommenden A13- und A12-Knoten.

TSMCs strategischer Fokus: Kostenbeschränkungen und zukünftige Innovationen

Im Rahmen des Symposiums stellte TSMC wichtige Aktualisierungen seiner Roadmap vor, die die Prozessoptimierung und die Integration neuer Technologien in den Vordergrund stellen. Der Fokus ihrer Strategie liegt offenbar insbesondere auf der Verfeinerung der Flächengrößen und der Steigerung der Effizienz in verschiedenen Anwendungsbereichen.

Eine Folie mit dem Titel „TSMC Advanced Technology Roadmap“, die die Produktionsjahre von 2021 bis 2029 mit wichtigen Knoten wie N5P, N4, N3E und A14 sowie gängigen Knoten wie N6, N4C und N3C zeigt.

Die Roadmap unterstreicht TSMCs Engagement für technologischen Fortschritt, beginnend mit der N2-Prozesstechnologie, deren Massenproduktion noch in diesem Jahr anlaufen soll. Zu den weiteren Entwicklungen zählen die für 2026 geplanten N2P/N3A-Prozesse, gefolgt von N2X/A16 im Jahr 2027, A14/N2U im Jahr 2028 und schließlich den A13/A12-Prozessen im Jahr 2029. Parallel zu diesen High-End-Angeboten plant TSMC die Einführung massentauglicher Technologien wie N3C im Jahr 2026 und N2U, die sowohl den Premium- als auch den Mainstream-Markt ansprechen sollen.

Ein detaillierter Einblick in den TSMC A13 (1, 3 nm) Prozessknoten

TSMC hat bekannt gegeben, dass seine A13-Prozesstechnologie (1, 3 nm) eine Weiterentwicklung des A14-Knotens darstellt und eine signifikante Flächenreduzierung von 6 % aufweist. Dieser kompakte Knoten ist speziell für High-Performance-Computing (HPC), Künstliche Intelligenz (KI) und mobile Anwendungen optimiert und gewährleistet die Abwärtskompatibilität zu A14. Die Produktion soll voraussichtlich 2029 nach der Markteinführung von A14 (1, 4 nm) beginnen.

Eine Präsentationsfolie von TSMC mit dem Titel „A13 erweitert Technologieführerschaft“ zeigt eine optische Verkleinerung von 97 % bei einer Flächenersparnis von 6 % und zielt auf die Produktion im Jahr 2029 ab.

Untersuchung des TSMC A12 (1, 2 nm) Prozessknotens

Die für 2029 geplante Serienproduktion des A12-Prozesses (1, 2 nm) verbessert die A14-Architektur und nutzt TSMCs Super Power Rail-Technologie für eine effizientere Stromversorgung der Rückseite. Diese Innovation zielt darauf ab, neue Leistungsmaßstäbe in der Halbleiterindustrie zu setzen.

Einführung in den TSMC N2U (2nm) Prozessknoten

Die N2-Plattform (2 nm) wird den N2U-Knoten einführen und verspricht Geschwindigkeitssteigerungen von 2–4 % oder eine Reduzierung des Stromverbrauchs um 8–10 % bei gleicher Leistung. Sie erreicht eine 1, 02- bis 1, 03-fache Steigerung der Logikdichte gegenüber N2P und ist damit eine attraktive Option für KI-, HPC- und mobile Anwendungen. Dank der Weiterentwicklung der N2-Plattform wird die Produktion dieses neuen Knotens voraussichtlich im Jahr 2028 anlaufen.

Neben diesen Fortschritten treibt TSMC auch Innovationen bei Packaging-Lösungen voran, darunter 3D Silicon Stacking und 3D Fabric-Technologien.

Eine Folie von TSMC mit dem Titel „N2U maximiert den Wert der Technologieplattform“ hebt Verbesserungen im PPA hervor und listet die für 2028 geplante Produktion auf, wobei „N2U PPA (vs. N2P)“ mit Geschwindigkeits- und Leistungskennzahlen verglichen wird.

Die bewährte CoWoS-Technologie (Chip-on-Wafer-on-Silicon) von TSMC ermöglicht die Fertigung größerer Produkte mit bis zu 5, 5 Retikeln. Das Unternehmen plant eine ambitionierte CoWoS-Chiplösung mit 14 Retikeln, die 10 Rechenchips und 20 HBM-Stacks integrieren kann und deren Produktion für 2028 vorgesehen ist. Bis 2029 sollen weitere Fortschritte zur Einführung der SoW-X-Technologie mit 40 Retikeln führen.

In einem vergleichbaren Kontext hat OpenAI kürzlich ein Patent vorgestellt, das eingebettete Verbindungsbrücken zur Entwicklung größerer Chips nutzt und damit die Grenzen aktueller CoWoS-Technologien überwinden will. Diese Innovation eröffnet vielversprechende Möglichkeiten für Fortschritte im Bereich der Halbleitergehäuse.

TSMC baut seine TSMC-SoIC® 3D-Chip-Stacking-Technologie auf seinen hochmodernen Plattformen weiter aus. Die Produktion des A14-zu-A14-SoIC ist für 2029 geplant. Dieser bietet eine 1, 8-fach höhere Die-zu-Die-I/O-Dichte im Vergleich zum N2-auf-N2-SoIC und erhöht dadurch die Bandbreite bei der Datenübertragung.
Die Compact Universal Photonic Engine (TSMC-COUPE™) erreicht einen entscheidenden Meilenstein: Echte Co-Packaged-Optiklösungen, die COUPE auf Substraten nutzen, sollen 2026 in Produktion gehen. Diese Integration direkt in Gehäusen bietet eine bemerkenswerte doppelt so hohe Energieeffizienz und eine zehnfache Reduzierung der Latenz im Vergleich zu herkömmlichen steckbaren Optiken.

TSMC hat sich entschieden, bis 2029 auf die Nutzung der fortschrittlichen EUV-Anlagen von ASML zu verzichten. Dieser Entscheidung liegt kein Mangel an Bedarf an diesen Anlagen zugrunde; im Gegenteil, sie sind für die nächste Technologiegeneration unerlässlich. Die finanzielle Belastung durch die Anschaffung dieser hochentwickelten Lithografieanlagen wird jedoch derzeit als zu hoch eingeschätzt, insbesondere da Unternehmen ihre Investitionen aufgrund der stark steigenden Nachfrage nach KI-Technologie verstärkt in den Aufbau neuer Fabriken investieren. Daher wird TSMC auf bestehende EUV-Anlagen zurückgreifen, um die Produktion effizienter und optimierter zukünftiger Technologieknoten wie A13 und A12 zu ermöglichen.

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