A TSMC planeja os nós de processo A13 “1,3 nm” e A12 “1,2 nm” para 2029, evitando, por enquanto, os equipamentos EUV mais caros da ASML.

No recente Simpósio de Tecnologia da América do Norte, realizado em 2026, a TSMC revelou seu ambicioso roteiro tecnológico, projetando avanços até 2029 com processos de ponta, incluindo os futuros nós A13 e A12.

Foco estratégico da TSMC: restrições de custos e inovações futuras

Durante o simpósio, a TSMC apresentou atualizações significativas em seu roteiro, com ênfase na otimização de processos e na integração de novas tecnologias. Sua estratégia parece estar particularmente focada no refinamento das áreas e no aumento da eficiência em diversas aplicações.

Um slide intitulado 'Roteiro de Tecnologia Avançada da TSMC' mostra os anos de produção de 2021 a 2029 com nós principais como N5P, N4, N3E e A14, juntamente com nós convencionais como N6, N4C e N3C.

O roteiro demonstra a dedicação da TSMC ao progresso tecnológico, começando com sua tecnologia de processo N2, que está programada para produção em massa ainda este ano. Os avanços subsequentes incluem as futuras tecnologias N2P/N3A, previstas para 2026, seguidas por N2X/A16 em 2027, A14/N2U em 2028 e, finalmente, os processos A13/A12 em 2029. Paralelamente a essas ofertas de ponta, a TSMC planeja lançar tecnologias otimizadas para o mercado convencional, como N3C em 2026 e N2U, visando tanto o mercado premium quanto o convencional.

Uma análise detalhada do nó de processo A13 (1, 3 nm) da TSMC

A TSMC revelou que sua tecnologia de processo A13 (1, 3 nm) é uma evolução do nó A14, apresentando uma redução significativa de 6% na área. Este nó compacto é ideal para computação de alto desempenho (HPC), inteligência artificial (IA) e aplicações móveis, garantindo retrocompatibilidade com o A14. A produção está prevista para começar em 2029, após o lançamento esperado do A14 (1, 4 nm).

Um slide de apresentação da TSMC intitulado "A13 amplia a liderança tecnológica" mostra uma redução óptica de 97% com uma economia de área de 6%, com previsão de início da produção em 2029.

Explorando o nó de processo TSMC A12 (1, 2 nm)

Com produção prevista para 2029, o nó A12 (1, 2 nm) aprimora ainda mais a arquitetura A14, utilizando a tecnologia Super Power Rail da TSMC para uma distribuição de energia mais eficiente pela parte traseira. Essa inovação visa alcançar padrões de desempenho superiores no setor de semicondutores.

Introdução ao nó de processo N2U (2nm) da TSMC

A plataforma N2 (2nm) verá a estreia do nó N2U, prometendo aumentos de velocidade entre 2% e 4% ou uma redução de energia de 8% a 10% em níveis de desempenho equivalentes. Ela alcançará um aumento de 1, 02 a 1, 03 vezes na densidade lógica em comparação com o N2P, tornando-se uma opção atraente para aplicações de IA, HPC e dispositivos móveis. Com a maturidade adquirida sobre a base do N2, espera-se que este novo nó entre em produção em 2028.

Além desses avanços, a TSMC também está inovando em soluções de embalagem, incluindo as tecnologias de empilhamento de silício 3D e tecido 3D.

Um slide da TSMC intitulado "N2U Maximiza os Valores da Plataforma Tecnológica" destaca as melhorias no PPA e lista a produção planejada para 2028, comparando o "PPA do N2U (em comparação com o N2P)" com métricas de velocidade e potência.

A renomada tecnologia de encapsulamento CoWoS (Chip-on-Wafer-on-Silicon) da TSMC está prestes a viabilizar a produção de produtos maiores, atingindo tamanhos de até 5, 5 retículos. A empresa tem planos ambiciosos para uma solução de chip CoWoS de 14 retículos, capaz de integrar 10 chips de computação e 20 stacks HBM, com previsão de produção para 2028. Até 2029, novos avanços levarão à introdução da tecnologia SoW-X de 40 retículos.

Em um contexto relevante, a OpenAI revelou recentemente uma patente que utiliza pontes de interconexão embutidas para desenvolver chips maiores, visando transcender os limites impostos pelas tecnologias CoWoS atuais. Essa inovação abre possibilidades empolgantes para avanços em embalagens na indústria de semicondutores.

A TSMC continua a expandir sua tecnologia de empilhamento de chips 3D TSMC-SoIC® em suas plataformas de ponta, com o SoIC A14-to-A14 visando a produção em 2029, apresentando uma densidade de E/S entre chips 1, 8 vezes maior em comparação com o SoIC N2-on-N2, aumentando assim a largura de banda na transferência de dados.
O Compact Universal Photonic Engine (TSMC-COUPE™) atingirá um marco crucial, com soluções ópticas verdadeiramente co-embaladas que utilizam o COUPE em substratos, com produção prevista para 2026. Essa integração diretamente dentro dos encapsulamentos oferece uma notável eficiência energética 2 vezes maior e uma redução de 10 vezes na latência em comparação com as ópticas plugáveis convencionais.

Notavelmente, a TSMC optou por não utilizar as avançadas máquinas EUV da ASML até 2029. Essa decisão não se deve à falta de necessidade dessas máquinas; na verdade, elas são essenciais para a próxima geração de tecnologias. No entanto, o custo financeiro da aquisição dessas sofisticadas ferramentas de litografia é considerado atualmente muito alto, especialmente porque as empresas estão redirecionando investimentos para a construção de novas fábricas, impulsionadas pela crescente demanda por tecnologia de IA. Assim, a TSMC utilizará as máquinas EUV existentes para facilitar a produção de nós eficientes e otimizados, como o A13 e o A12.

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