TSMC는 혁신적인 “2nm N2” 기술에 대한 흥미로운 새로운 업데이트를 발표하면서 수율과 성능 지표 모두에서 상당한 발전을 보여주었습니다.
TSMC의 “N2 나노시트” 기술의 혁신적 성능
TSMC의 2nm 공정에 대한 기대는 계속해서 커지고 있습니다. 이 새로운 노드는 성능과 에너지 효율성에서 놀라운 향상을 제공할 준비가 되어 있기 때문입니다. 2025년 하반기에 대량 생산이 시작될 것으로 예상되며, 샌프란시스코에서 열린 IEEE International Electron Device Meeting(IEDM)에서 TSMC가 발표한 최근의 통찰력은 2nm가 이전 제품과 어떻게 비교되는지에 대한 빛을 비췄습니다. 주목은 최첨단 “나노시트” 기술에 확실히 집중되었습니다.
TSMC는 2nm 공정이 성능을 15% 향상시키고 동시에 전력 소비를 최대 30%까지 줄였다고 보고했습니다. 이러한 발전은 노드의 전반적인 효율성을 크게 향상시킵니다. 또한 이 공정은 트랜지스터 밀도를 1.15배 증가시켰는데, 이는 올라운드 게이트(GAA) 나노시트 트랜지스터와 다양한 로직 셀의 공간을 최적화하는 N2 NanoFlex 아키텍처를 통합한 데 기인한 이정표입니다.
기존 FinFET 기술에서 특수 N2 “나노시트” 아키텍처로 전환하면서 TSMC는 전류 흐름에 대한 더 큰 제어력을 얻었습니다. 이러한 전환을 통해 제조업체는 게이트로 완전히 둘러싸인 겹쳐진 좁은 실리콘 리본으로 구성된 나노시트의 복잡한 설계 덕분에 특정 사용 사례에 맞게 운영 매개변수를 조정할 수 있습니다. 이 설계를 통해 FinFET 구현에 비해 훨씬 더 정밀한 전류 제어가 가능합니다.
3nm 공정 및 그 변형과 비교했을 때 TSMC의 N2 기술은 주목할 만한 용량 향상을 보여줍니다. 이러한 상당한 진전은 Apple과 NVIDIA와 같은 선도적인 업계 플레이어를 끌어들일 것으로 예상되며, 이들은 이 혁신적인 공정이 제공하는 세대적 이점을 활용하고자 합니다. 그러나 이러한 업그레이드의 도입은 웨이퍼 비용의 상당한 증가로 이어질 것이며, 3nm 기술에 비해 10% 이상 상승할 것으로 추정됩니다.
보도에 따르면, N2 웨이퍼의 비용은 TSMC의 가격 책정 전략을 반영하여 25,000달러에서 30,000달러 사이로 떨어질 수 있으며, 이는 3nm 웨이퍼의 약 20,000달러에서 눈에 띄게 증가한 것입니다. 게다가 초기 수율과 초기 생산 시험을 고려할 때, 전체 생산량은 초기에는 상당히 제한될 가능성이 높으며, 이는 이 고급 공정의 점진적인 채택을 시사합니다.
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