Apple iPhone 18, TSMC의 3nm N3P 공정을 사용한 A20 칩과 첨단 패키징 혁신을 탑재

최근 보고서에 따르면, 대만 반도체 제조 회사(TSMC)가 2nm 기술 노드로 상당한 진전을 이루고 있으며, 시험 생산 중 인상적인 60%의 수율을 자랑합니다.그러나 이러한 진전에도 불구하고 Apple과 같은 주요 고객이 이 최첨단 기술을 즉시 채택하지 않을 수 있다는 징후가 있습니다. Apple은 2026년 후반 iPhone 18 시리즈와 함께 출시될 예정인 차기 A20 칩에 TSMC의 3nm N3P 공정을 계속 사용할 계획인 것으로 보입니다.

이 기술 거대 기업은 올해 말에 iPhone 17 라인업을 위한 A19 및 A19 Pro 칩을 공개할 것으로 예상되며, 둘 다 TSMC의 3세대 3nm 기술을 사용하여 대량 생산될 것으로 예상됩니다. A19, A19 Pro 및 A20은 동일한 리소그래피 공정을 사용하지만 Apple이 일부 성능 이점을 얻기 위해 새로운 패키징 방식을 통합할 가능성이 있다는 의견이 있습니다.업계 거물조차도 웨이퍼 생산과 관련된 상당한 비용으로 인해 최첨단 제조 공정에 뛰어드는 데 신중한 것으로 보이며, 이는 새로운 기술로의 전환에는 시간이 걸릴 수 있음을 시사합니다.

고급 패키징 탐색: Apple A20을 위한 TSMC의 CoWoS

Apple은 칩셋의 성능과 에너지 효율성을 최적화하기 위해 다양한 고급 패키징 기술을 조사하고 있다고 합니다. TSMC가 생산 능력을 향상시키면서 웨이퍼 비용이 증가함에 따라 Apple과 같은 회사는 3nm N3P 노드를 고수하면서 경쟁 우위를 유지하기 위한 창의적인 솔루션을 찾아야 합니다.

투자 회사 GF Securities의 통찰력에 따르면, MacRumors 에서 강조한 바와 같이, 다가올 A20 칩은 TSMC의 Chip-on-Wafer-on-Substrate(CoWoS) 패키징 기술을 활용할 수 있습니다.이 혁신적인 접근 방식은 성능 및 효율성 코어, Neural Engine, GPU 클러스터, 캐시를 포함한 여러 칩 구성 요소를 보다 컴팩트한 폼 팩터로 통합할 수 있게 합니다.

TSMC의 CoWoS 기술을 활용함으로써 Apple은 이러한 구성 요소의 공간적 배열을 최적화할 수 있으며, 이는 귀중한 공간을 보존할 뿐만 아니라 전반적인 효율성을 향상시킵니다.이 패키징 방법은 신호 경로를 단축하고 데이터 전송 속도를 높여 성능을 개선할 수 있습니다.또한 Apple은 고급 M5 시스템 온 칩(SoC)에 TSMC의 Small Outline Integrated Circuit Molding-Horizontal(SoIC-MH) 패키징을 고려하고 있으며, 이는 새로운 제조 공정에만 의존하는 것이 아니라 고급 패키징 솔루션으로의 전략적 전환을 의미합니다.

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