본 기사는 투자 자문이 아닙니다.저자는 본 기사에 언급된 어떤 주식과도 아무런 관련이 없습니다.
인공지능(AI) 칩의 놀라운 성장은 공급망 내 다양한 기업들의 중요한 기여를 부각시켰습니다.엔비디아(NVIDIA Corporation)는 AI 발전의 선두주자로 널리 알려져 있지만, 현실은 훨씬 더 복잡합니다.아시아에서 미국에 이르기까지 여러 대륙에 걸쳐 기업들이 네트워크를 형성하고 있으며, 각 기업은 이 복잡한 생태계에서 중요한 역할을 수행하고 있습니다.
유엔의 추산에 따르면, AI 시장은 2033년까지 무려 4조 8, 000억 달러에 이를 것으로 예상됩니다.이는 한국과 독일의 웨이퍼 제조업체, 미국의 소프트웨어 설계 공급업체, 대만의 반도체 생산업체 등 AI 공급망의 중추를 이루는 조직을 파악하는 것이 얼마나 중요한지를 보여줍니다.
AI 칩 수명 주기 이해: EDA 회사의 역할
엔비디아와 같은 칩 설계 업체가 제품을 실제로 구현하기 전에, 전자 설계 자동화(EDA) 업체들이 기초 작업을 수행합니다.많은 사람들이 반도체 산업이 주로 아시아에 있다고 생각하지만, 실제로는 많은 EDA 업체들이 미국에 기반을 두고 있습니다.따라서 AI 칩 개발은 미국이나 유럽에서 시작됩니다.
EDA 업체는 칩 설계 초기 단계뿐 아니라 제조 후 제품 성능 검증 단계에서도 중요한 역할을 수행하여 AI 칩이 고성능 표준을 준수하도록 보장합니다.이 분야의 주요 업체로는 Cadence Design Systems, Synopsys, Ansys, Siemens 등이 있으며, 이들은 칩 설계 및 제조에 필수적인 도구를 제공합니다.
EDA 시뮬레이션 도구를 활용하면 칩 설계자는 제품 성능을 예측하고 비용이 많이 드는 제조 단계에 들어가기 전에 조정할 수 있습니다.흥미롭게도 EDA 시장의 약 70%에 달하는 주요 점유율은 Cadence, Synopsys, Siemens라는 세 회사가 독점하고 있습니다.
지난 회계연도 매출이 46억 달러를 기록한 케이던스는 집적회로 설계 및 검증 부품에 중점을 둔 광범위한 제품을 공급합니다.32억 달러의 매출로 케이던스보다 약간 작은 시놉시스도 또 다른 주요 기업입니다.그러나 두 회사 모두 필수 하드웨어 부품을 소수의 공급업체에 크게 의존하고 있어 반도체 공급망에 취약점을 노출하고 있습니다.
Cadence의 Genus, Synopsys의 Fusion, Siemens의 Oasys와 같은 EDA 솔루션은 반도체 설계의 레지스터 전송 레벨(RTL) 단계에서 작동하여 설계 초기 단계에서 칩 내 데이터 흐름을 매핑하고 성능을 시뮬레이션할 수 있도록 지원합니다.280억 개의 트랜지스터를 탑재한 Apple의 최신 M4 칩처럼 수십억 개의 트랜지스터를 포함할 수 있는 오늘날의 칩 아키텍처의 복잡성을 고려할 때, 이 단계는 매우 중요합니다.
설계 단계에서는 클록 도메인 크로싱(CDC) 및 리셋 도메인 크로싱(RDC) 오류 관리의 복잡성이 매우 중요합니다.이러한 복잡성을 관리하기 위해 엔지니어는 다양한 검증 도구를 통해 오류를 효과적으로 검증하고 수정할 수 있습니다.특히 Cadence는 Conformal Litmus와 Jasper CDC 앱을 제공하며, Synopsys의 VC SpyGlass와 Siemens의 Questa 플랫폼도 유사한 기능을 지원합니다.
AI 칩 설계의 RTL 및 CDC 단계는 설계자들이 넷리스트가 RTL 사양을 정확하게 반영하도록 노력하는 데 매우 중요합니다.이 과정은 주요 EDA 업체의 도구를 사용하여 레이아웃 대 회로도(LVS) 검사를 통해 검증되는 경우가 많습니다.또한, EDA 업체들은 설계자들이 자사 제품이 시장 요구를 충족하는지 확인할 수 있도록 에뮬레이션 및 프로토타입 제작 시스템을 제공합니다.
설계 프로세스가 완료되면 다음 단계는 칩을 보호하고 인쇄 회로 기판(PCB)과의 연결을 가능하게 하기 위해 패키징하는 것입니다.이러한 패키지는 성능 향상을 위해 로직 처리나 메모리 저장과 같은 특정 기능을 위해 설계된 여러 개의 칩렛을 포함할 수 있습니다.
수십억 개의 트랜지스터를 탑재한 칩에 대한 지속적인 수요는 7나노미터 이하 공정과 같은 최첨단 기술을 활용하여 제조 공정을 첨단 사양에 맞춰 개선해야 함을 의미합니다.이러한 첨단 기술은 극자외선(EUV) 리소그래피를 활용하여 회로 크기를 줄이는 동시에 더 많은 트랜지스터 수를 수용할 수 있습니다.
이러한 표준을 충족하기 위해 EDA 회사는 TSMC와 같은 조직과 협력하여 고급 칩의 효율적인 제조를 용이하게 하는 설계 도구를 검증합니다.
디자인을 현실로 구현: TSMC의 중요한 역할
설계가 완성되면, 그 다음으로 가장 위험할 수 있는 단계는 바로 실행 단계입니다.대만 반도체 제조 회사(TSMC)는 AI 칩 생산의 중추적인 역할을 하고 있습니다. TSMC는 또한 엔비디아의 블랙웰 AI GPU를 제조하는 핵심 기업으로, TSMC N4 노드의 특수 변형을 활용합니다.현재 N4 생산의 대부분은 대만에 집중되어 있으며, 애리조나 공장도 곧 생산량을 늘릴 것으로 예상됩니다.
생산 공정은 TSMC가 실리콘 웨이퍼를 조달하는 것으로 시작하며, 주로 대만 타이난의 팹 18에서 N4 생산을 위해 12인치 또는 300mm 웨이퍼를 사용합니다.이러한 웨이퍼의 공급망은 광범위하며, 주요 공급업체는 한국, 독일, 일본에 위치하고 있으며, 대만 신주에 공장을 운영하는 글로벌웨이퍼스(GlobalWafers)도 포함됩니다.
웨이퍼 공급업체의 다양성에도 불구하고, 첨단 리소그래피 장비의 유일한 공급업체인 ASML에 의존하는 것은 칩 제조 과정에서 어려움을 야기합니다.칩 제조는 모든 단계에서 정밀성을 요구하는 공정입니다.리소그래피는 실리콘 웨이퍼에 정교한 디자인을 인쇄하는 데 필수적인 기술입니다.
반도체 제조는 복잡하며 여러 단계로 구성됩니다.그중에는 설계를 웨이퍼에 전사하는 데 필수적인 포토마스크 제작도 포함됩니다. TSMC는 세계 최고의 포토마스크 제조업체로서 이 공정을 독립적으로 관리하지만, 제조 품질에 큰 영향을 미칠 수 있는 핵심 소재인 포토레지스트는 외부 공급업체에 의존하고 있습니다.
TSMC는 2019년 포토레지스트 오염으로 인해 심각한 차질을 겪었는데, 이는 생산 라인에서 포토레지스트의 중요성이 더욱 부각되었음을 보여줍니다.이 공급망의 핵심 업체로는 신에츠 케미칼과 스미토모 케미칼, 그리고 필수적인 포토레지스트 부품을 공급하는 일본 기업 TOK와 JSR이 있습니다.
고품질 포토레지스트의 중요성은 아무리 강조해도 지나치지 않습니다.리소그래피 공정 중 발생하는 결함은 칩의 무결성을 저해할 수 있기 때문입니다. EUV 기술의 등장은 포토레지스트 특유의 어려움으로 인해 시장 성장을 가속화했으며, 램리서치의 건식 포토레지스트 기술과 같은 혁신적인 대안이 등장했습니다.
리소그래피 공정은 제조 과정에서 오염 물질로부터 포토마스크를 보호하기 위해 보호 펠리클을 사용하는데, 최근 EUV 기술의 발전으로 펠리클 제조 역량에 어려움이 발생했습니다. TSMC는 수요 증가에 따라 자체 EUV 펠리클 개발을 통해 생산량을 두 배로 늘렸다고 밝혔습니다.
에칭, 증착, 화학기계연마(CMP), 금속화, 이온 주입 등 후속 제조 단계에서 화학 반응은 중요한 역할을 합니다.각 단계는 다양한 가스와 화학 물질을 활용하여 AI 칩 제조 공정의 핵심을 형성합니다.
예를 들어, 플라즈마 에칭은 아르곤과 불소 같은 가스를 사용하여 정밀한 재료 제거를 달성합니다.증착 및 CMP를 위한 화학 공정 또한 매우 다양하며, 다양한 원자재 및 특수 화학 물질 공급업체가 관여합니다.
듀폰, 후지필름, 머크와 같은 주요 화학 및 가스 공급업체는 AI 칩 제조 분야의 다양한 화학 환경에 크게 기여하고 있습니다.수요가 증가함에 따라 에어리퀴드와 닛폰산소와 같은 기업들 또한 다양한 제조 공정에 필요한 필수 산업용 가스를 공급하는 데 중요한 역할을 하고 있습니다.
이처럼 다각화된 화학 물질 공급망은 리소그래피 및 포토마스크 산업의 다른 전문 분야보다 회복력이 뛰어납니다.듀폰이나 머크와 같은 거대 기업조차도 AI 칩 생산의 전 영역에 걸쳐 핵심 물질을 공급하고 있습니다.
최종 단계: 패키징, 테스트 및 그 이후
칩이 제작되면 PCB와의 호환성과 기능성을 보장하기 위한 패키징 공정을 거칩니다.집적 회로(IC)라고 불리는 패키징된 칩은 성능과 신뢰성에 대한 엄격한 기준을 충족해야 하므로 이 단계는 매우 중요합니다.
특히, 패키징이 NVIDIA의 AI 칩 공급망에서 병목 현상으로 부각되면서 효과적인 패키징 솔루션을 위해 TSMC와의 협력이 필요하게 되었습니다. CoWoS(Chip-on-Wafer-on-Substrate) 기술은 다양한 부품을 단일 패키지로 통합하여 패키징을 간소화합니다.
포장에 사용되는 주요 소재로는 Dow, DuPont 등의 회사에서 공급하는 절연 소재와 다양한 제조업체에서 제공하는 언더필 및 재배포층(RDL) 구성 요소가 있습니다.
적절한 기반을 구축한 후, 마이크로볼과 솔더 마스크는 플립칩 본딩 기술을 통해 기판에 칩을 고정하는 데 중요한 역할을 합니다.이 본딩 공정은 칩과 HBM(고대역폭 메모리)을 PCB에 효율적으로 연결하는 데 필수적입니다.
필수적인 요소 외에도, 기판(종종 ABF(Ajinomoto Build-up Film) 기판)은 칩의 기반을 형성하고 열 관리를 좌우합니다. Resonac과 Panasonic과 같은 주요 공급업체는 공급망의 이러한 측면에 크게 기여하여 AI 칩의 우수한 열 특성을 보장합니다.
패키지 조립 후 다음 단계는 결함을 확인하고 성능 기준을 보장하기 위한 엄격한 테스트입니다. King Yuan ELECTRONICS와 Advantest Corporation과 같은 회사는 웨이퍼 및 시스템 수준 테스트 모두에 필수적인 테스트 장비를 제공하며, Chroma ATE Inc.는 NVIDIA의 주요 SLT 장비 공급업체로 알려져 있습니다.
패키징 및 테스트가 완료된 이러한 칩은 서버 시스템에 통합되어 데이터 센터의 AI 연산을 원활하게 합니다. Hon Hai(폭스콘)와 Wistron은 NVIDIA AI 서버의 주요 제조업체로 부상하며, AI 칩 공급망을 지원하는 복잡하면서도 중요한 생태계를 구축합니다.
답글 남기기