AMDの次期ソケットであるSP8およびSP7に関する最近の動向は、新しいZen 6アーキテクチャ搭載のEPYC VeniceおよびVerano CPU向けに設計された重要な技術革新を明らかにしました。これらの革新は、演算密度と全体的なパフォーマンスの向上に対するAMDの取り組みを反映しています。
AMD、EPYC VeniceおよびVerano CPU向けSP8およびSP7ソケットを発表
昨年、AMDはEPYC VeniceとEPYC Veranoという2つのCPUを発表しました。VeniceシリーズはZen 6アーキテクチャを採用し、最大256コアを搭載する予定で、2026年の発売が見込まれています。一方、2027年に発売予定のVeranoシリーズは、同じZen 6プラットフォームをベースに、より手頃な価格帯の製品を提供する予定です。
台湾の大手部品メーカーであるHELM Technologyは、新しいソケットに関する技術的な詳細を明らかにしました。SP7ソケットのサイズは123.6 x 100.6 mmで、EPYC GenoaおよびTurin CPUをサポートする既存のSP5ソケットと比較して12%大きくなります。この改良された設計にはソケット保持機構（SRM）が組み込まれており、SRM、中間キャリアボード、マザーボード上のハウジング、バックプレートの4つの主要な層で構成され、すべて最適なパフォーマンスを実現するように設計されています。
2番目のソケットであるSP8は、EPYC Verano CPU専用に設計されており、123.9 x 80.9 mmのフットプリントを持ち、前世代のSP6と比較して7%ほど大きくなっています。SP8の注目すべき改良点は、SP6で使用されていたソケットアクチュエーションメカニズム（SAM）から、SRMロードメカニズムが採用されたことです。
AMD SP7プラットフォームの主な特長
SP7プラットフォームは、パフォーマンスを最大限に高めるように設計されており、最大16チャネルのDDR5 DRAMをサポートし、1DPC構成では最大8000 MT/sのECCおよび12, 800 MT/sのMRDIMMという驚異的な速度を実現します。このプラットフォームは、RDIMM、3DS RDIMM、MRDIMM、Tall DIMMソリューションなどのメモリタイプに対応し、複数のメモリインターリーブもサポートします。
I/O機能について見てみると、AMD SP7プラットフォームはデュアルソケットをサポートし、マザーボード1枚あたり2つの次世代ソケットを搭載可能で、最大128レーンのPCIe Gen 6.0による広範な帯域幅を提供します。各レーンは最大64Gbpsの帯域幅を実現できます。さらに、機能強化のために最大16レーンの「ボーナス」PCIe Gen 4も提供されます。
要約すると、AMD SP7プラットフォームには以下の特徴があります。
- 最大16チャンネルのDDR5をサポート
- DDR5 ECCメモリの速度は最大8000 MT/s
- DDR5 RDIMMメモリの速度は最大12, 800 MT/sです。
- RDIMM、3DS RDIMM、MRDIMM、およびトールDIMMをサポート
- 2Pプラットフォームで最大128レーンのPCIe Gen 6と16レーンのPCIe Gen 4に対応
- 1Pプラットフォームで最大96レーンのPCIe Gen 6と8レーンのPCIe Gen 4に対応
AMD SP8プラットフォームの主な特長
一方、SP8プラットフォームは、EPYC Veranoチップをサポートしつつ、堅牢なエントリーレベルソリューションを提供することを目指しています。同様に優れたメモリ機能との互換性を維持しながら、8チャネル構成に最適化されています。興味深いことに、SP8はGen 6.0レーンの数を増やし、デュアルソケット構成では最大192レーン、シングルソケット構成では最大128レーンのPCIe Gen 6.0を提供します。
要約すると、AMD SP8プラットフォームには以下のものが含まれます。
- 最大8チャンネルDDR5をサポート
- DDR5 ECCメモリの速度は最大8000 MT/s
- DDR5 RDIMMメモリの速度は最大12, 800 MT/sです。
- RDIMM、3DS RDIMM、MRDIMM、およびトールDIMMをサポート
- 2Pプラットフォームで最大192レーンのPCIe Gen 6と16レーンのPCIe Gen 4に対応
- 1Pプラットフォームで最大128レーンのPCIe Gen 6と8レーンのPCIe Gen 4に対応
AMD EPYC Veniceプロセッサは、Zen 6CまたはZen 6 Dense構成のいずれかを採用し、合計8つのチップレット（CCD）で1チップレットあたり最大32コアをサポートし、最大256コアという驚異的なピーク性能を実現します。各CCDには128MBのL3キャッシュが搭載され、チップ全体で合計1GBのキャッシュ容量となります。
さらに、このアーキテクチャは、PCIe Gen 6.0およびCXL 3.1の機能とDDR5-8000メモリのサポートを誇るデュアルI/Oダイを組み込んでおり、データセンター分野におけるAMDの継続的なイノベーションを裏付けています。
AMDの標準的なEPYC VeniceおよびVerano CPUは、Zen 6コアをベースに構築され、同じデュアルI/Oダイアーキテクチャを活用し、CCDあたり最大12コアを搭載します。その結果、現在のTurin製品と同等の最大96コア、192スレッド構成が可能となり、帯域幅効率に優れたキャッシュサイズはCCDあたり48MBとなります。これは、前世代のZen 5の32MB L3キャッシュから50%の増加となります。
- EPYC 9006 “Venice”（Zen 6C搭載）： 256コア／512スレッド／最大8CCD／1024MB L3キャッシュ
- EPYC 9005「Turin」（Zen 5C搭載）： 192コア／384スレッド／最大12個のCCD／384MB L3キャッシュ
- EPYC 9006 “Venice”（Zen 5アーキテクチャ）： 96コア／192スレッド／最大8CCD／384MB L3キャッシュ
- EPYC 9005「Turin」（Zen 5アーキテクチャ）： 96コア／192スレッド／最大16個のCCD／384MB L3キャッシュ
注目すべき点として、EPYC SP7チップの熱設計電力（TDP）は、Zen 5モデルの400Wから増加して約600Wになるとの報告がある一方、SP8バリアントは350～400WのTDP範囲で動作すると予想されています。AMDは、コア、演算能力、I/Oパフォーマンスの向上に明確に注力しており、今後登場するVeniceおよびVerano CPUで高度なデータセンターソリューションの基盤を築いています。
これらの高性能プロセッサの発売日が近づくにつれ、データセンター分野にもたらされるであろう性能向上への期待が高まっている。
ニュースソース：@Olrak29_
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