L’iPhone 18 d’Apple sera équipé de la puce A20 utilisant le processus N3P 3 nm de TSMC avec des innovations d’emballage avancées

Des rapports récents révèlent que Taiwan Semiconductor Manufacturing Company (TSMC) réalise des progrès significatifs avec son nœud technologique 2 nm, affichant un rendement impressionnant de 60 % lors des essais de production. Cependant, malgré ces progrès, certains signes indiquent que les principaux clients, comme Apple, pourraient ne pas adopter immédiatement cette technologie de pointe. Il semble qu’Apple envisage de continuer à utiliser le procédé N3P 3 nm de TSMC pour sa prochaine puce A20, dont le lancement est prévu aux côtés de la série iPhone 18 fin 2026.

Le géant technologique devrait dévoiler les puces A19 et A19 Pro pour la gamme iPhone 17 plus tard cette année. Toutes deux devraient être produites en série grâce à la technologie 3 nm de troisième génération de TSMC. Si les A19, A19 Pro et A20 utiliseront le même procédé de lithographie, certains suggèrent qu’Apple pourrait adopter une nouvelle approche de packaging pour améliorer ses performances. Il semble que même les géants de l’industrie hésitent à se lancer dans des procédés de fabrication de pointe en raison des coûts importants liés à la production de plaquettes, ce qui indique que le passage à des technologies plus récentes pourrait prendre du temps.

Exploration de l’emballage avancé : CoWoS de TSMC pour l’A20 d’Apple

Apple étudierait diverses technologies de packaging avancées pour optimiser les performances et l’efficacité énergétique de ses chipsets. L’augmentation du coût des plaquettes, conjuguée au développement des capacités de production de TSMC, oblige les entreprises comme Apple à trouver des solutions créatives pour conserver leur avantage concurrentiel tout en conservant le nœud N3P 3 nm.

Selon les informations de la société d’investissement GF Securities, mises en avant par MacRumors, la prochaine puce A20 pourrait utiliser la technologie de packaging Chip-on-Wafer-on-Substrate (CoWoS) de TSMC. Cette approche innovante permet l’intégration de plusieurs composants de la puce, notamment des cœurs performants et performants, un moteur neuronal, des clusters de GPU et un cache, dans un format plus compact.

En exploitant la technologie CoWoS de TSMC, Apple peut optimiser la disposition spatiale de ces composants, ce qui non seulement permet de gagner de la place, mais aussi d’améliorer l’efficacité globale. Cette méthode de packaging peut améliorer les performances en raccourcissant les trajets de signal et en augmentant les débits de données. Par ailleurs, Apple envisage le packaging SoIC-MH (Small Outline Integrated Circuit Molding-Horizontal) de TSMC pour son système sur puce (SoC) M5 haut de gamme, marquant ainsi une réorientation stratégique vers des solutions de packaging avancées plutôt que de se fier uniquement à de nouveaux procédés de fabrication.

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