Leck enthüllt AMD 6. Generation EPYC Venice CPU-Spezifikationen: Bis zu 8 CCDs mit 96 „klassischen“ und 256 „dichten“ Kernen und 128 MB L3-Cache pro CCD

Kürzlich sind Leaks zu AMDs kommenden EPYC Venice-CPUs der 6. Generation aufgetaucht, die mit den neuen Zen 6- und Zen 6C-Kernarchitekturen ausgestattet sind und über bemerkenswerte 256 Kerne verfügen könnten.

AMDs EPYC Venice CPUs: Bis zu 256 Kerne auf Zen 6- und Zen 6C-Architekturen

Die Begeisterung für AMDs EPYC Venice CPU-Reihe der 6. Generation hat zugenommen, seit das Unternehmen bestätigt hat, dass diese Prozessoren die hochmoderne 2-nm-Prozesstechnologie von TSMC nutzen werden. Erste Einblicke in diese Hochleistungschips gab es bereits 2022, und im Laufe des Jahres 2023 folgten stetige Updates, die die Vorfreude der Branche steigerten.

Laut früheren Berichten werden die Venice-CPUs in zwei Versionen erhältlich sein, die den Konfigurationen der Zen 5- und Zen 4-Serie entsprechen. Diese umfassen eine Standard-Zen-6-Variante und eine kompaktere Zen-6C-Variante, beide kompatibel mit den Sockeln SP7 und SP8. Der SP7-Sockel ist für High-End-Anwendungen gedacht, während der SP8-Sockel für Server der Einstiegsklasse geeignet ist. Bemerkenswert ist, dass diese Plattform 16 und 12 Speicherkanäle unterstützen wird.

AMD EPYC Venice CPUs — Bildquelle: Baidu-Foren

Was die technischen Aspekte betrifft, sind mehrere Spezifikationen durch Leaks in den Tieba-Baidu-Foren aufgetaucht. Diese Leaks deuten auf ein Chipdesign mit acht Chiplets (CCDs) hin – vier auf jeder Seite –, die jeweils 12 Zen-6-Kerne beherbergen. Das Design umfasst mehrere I/O-Dies (IODs), die die I/O-Funktionalitäten dieser Serverprozessoren verbessern.

AMD EPYC Venice CPU CCD-Layout — Bildquelle: Baidu-Foren

Diese Konfiguration umfasst beeindruckende 96 Kerne und 192 Threads und entspricht damit der Kernanzahl der aktuellen AMD EPYC 9005-Serie auf Basis der Zen 5-Architektur. Gerüchten zufolge sollen diese neuen Prozessoren jedoch bis zu 128 MB L3-Cache pro Chiplet enthalten. Es ist unklar, ob diese Cache-Zuweisung für die Zen 6- oder Zen 6C-Varianten gilt, die Zen 6C EPYC-Chips würden jedoch beachtliche 2 MB L3-Cache pro Kern aufweisen. Für die EPYC 9006-Serie mit Zen 6-Architektur werden 96 Kerne und 192 Threads erwartet, die von acht Chiplets unterstützt werden, während die Zen 6C-Modelle bis zu 256 Kerne und 512 Threads erreichen werden.

SP8: bis zu 128 Zen 6C-Kerne mit 128 MB pro CCD (96 Kerne für Zen 6-Modelle), 350–400 W

SP7: bis zu 256 Zen 6C-Kerne, ~600 W https://t.co/CQodEenhBk

— Bionic_Squash (@SquashBionic) 10. Mai 2025

Weitere Erkenntnisse von Bionic_Squash deuten darauf hin, dass die SP7-Varianten voraussichtlich mit einer thermischen Verlustleistung (TDP) von etwa 600 W arbeiten werden, was einer Steigerung gegenüber den für die Zen-5-Architektur typischen 400 W entspricht. Im Gegensatz dazu wird für die SP8-Modelle eine TDP von 350–400 W erwartet. Nachfolgend die zusammengefassten Spezifikationen:

EPYC 9006 „Venice“ mit Zen 6C: 256 Kerne / 512 Threads / Bis zu 8 CCDs
EPYC 9005 „Turin“ mit Zen 5C: 192 Kerne / 384 Threads / Bis zu 12 CCDs
EPYC 9006 „Venice“ mit Zen 5: 96 Kerne / 192 Threads / Bis zu 8 CCDs
EPYC 9005 „Turin“ mit Zen 5: 96 Kerne / 192 Threads / Bis zu 16 CCDs

Dieses umfangreiche Angebot verspricht eine vielfältige Auswahl an WeUs für Rechenzentren und High-Performance-Computing (HPC).Obwohl diese Spezifikationen vorläufig sind, wird die Markteinführung der Zen 6-Prozessoren im nächsten Jahr erwartet. Dies ebnet den Weg für detailliertere Ankündigungen von AMD in naher Zukunft.

Übersicht der AMD EPYC CPU-Familien:

Nachname	AMD EPYC Venedig	AMD EPYC Turin-X	AMD EPYC Turin-Dense	AMD EPYC Turin	AMD EPYC Siena	AMD EPYC Bergamo	AMD EPYC Genoa-X	AMD EPYC Genua	AMD EPYC Milan-X	AMD EPYC Mailand	AMD EPYC Rom	AMD EPYC Neapel
Familienbranding	EPYC 9006	EPYC 9005	EPYC 9005	EPYC 9005	EPYC 8004	EPYC 9004	EPYC 9004	EPYC 9004	EPYC 7004	EPYC 7003	EPYC 7002	EPYC 7001
Familienstart	2026?	2025	2025	2024	2023	2023	2023	2022	2022	2021	2019	2017
CPU-Architektur	Es war 6	Es war 5	Zen 5C	Es war 5	Es war 4	Es waren 4 °C.	Zen 4 V-Cache	Es war 4	Es war 3	Es war 3	Es war 2	Es war 1
Prozessknoten	2 nm TSMC	4 nm TSMC	3 nm TSMC	4 nm TSMC	5 nm TSMC	4 nm TSMC	5 nm TSMC	5 nm TSMC	7 nm TSMC	7 nm TSMC	7 nm TSMC	14 nm GloFo
Plattformname	SP7	SP5	SP5	SP5	SP6	SP5	SP5	SP5	SP3	SP3	SP3	SP3
Buchse	Wird noch bekannt gegeben	LGA 6096 (SP5)	LGA 6096 (SP5)	LGA 6096	LGA 4844	LGA 6096	LGA 6096	LGA 6096	LGA 4094	LGA 4094	LGA 4094	LGA 4094
Maximale Kernanzahl	256	192	128	128	64	128	96	96	64	64	64	32
Maximale Thread-Anzahl	512	384	256	256	128	256	192	192	128	128	128	64
Max. L3-Cache	Bis zu 128 MB	1536 MB	384 MB	384 MB	256 MB	256 MB	1152 MB	384 MB	768 MB	256 MB	256 MB	64 MB
Chiplet-Design	8 CCDs (1 CCX pro CCD) + 2 IOD?	16 CCDs (1 CCX pro CCD) + 1 IOD	12 CCDs (1 CCX pro CCD) + 1 IOD	16 CCDs (1 CCX pro CCD) + 1 IOD	8 CCDs (1 CCX pro CCD) + 1 IOD	12 CCDs (1 CCX pro CCD) + 1 IOD	12 CCDs (1 CCX pro CCD) + 1 IOD	12 CCDs (1 CCX pro CCD) + 1 IOD	8 CCDs (1 CCX pro CCD) + 1 IOD	8 CCDs (1 CCX pro CCD) + 1 IOD	8 CCDs (2 CCXs pro CCD) + 1 IOD	4 CCDs (2 CCXs pro CCD)
Speicherunterstützung	DDR5-XXXX?	DDR5-6000?	DDR5-6400	DDR5-6400	DDR5-5200	DDR5-5600	DDR5-4800	DDR5-4800	DDR4-3200	DDR4-3200	DDR4-3200	DDR4-2666
Speicherkanäle	16-Kanal (SP7)	12 Kanäle (SP5)	12 Kanäle	12 Kanäle	6-Kanal	12 Kanäle	12 Kanäle	12 Kanäle	8-Kanal	8-Kanal	8-Kanal	8-Kanal
PCIe Gen-Unterstützung	Wird noch bekannt gegeben	Wird noch bekannt gegeben	128 PCIe Gen 5	128 PCIe Gen 5	96 Gen 5	128 Gen 5	128 Gen 5	128 Gen 5	128 Gen 4	128 Gen 4	128 Gen 4	64 Gen 3
TDP (Max.)	~600W	500 W (cTDP 600 W)	500 W (cTDP 450–500 W)	400 W (cDP 320–400 W)	70-225 W	320 W (cTDP 400 W)	400 W	400 W	280 W	280 W	280 W	200 W