AMD erweitert die EPYC-Produktpalette um Venice und Verano und stellt die neuen Sockel SP7 und SP8 vor, die die Plattformen SP5 und SP6 übertreffen.

Die jüngsten Entwicklungen bezüglich der kommenden Sockel SP8 und SP7 von AMD haben bedeutende Verbesserungen für die neuen, auf Zen 6 basierenden EPYC Venice- und Verano-Prozessoren offenbart. Diese Innovationen unterstreichen AMDs Engagement für eine höhere Rechenleistung und insgesamt gesteigerte Performance.

AMD stellt SP8- und SP7-Sockel für EPYC Venice- und Verano-CPUs vor

Im vergangenen Jahr kündigte AMD seine EPYC Venice- und EPYC Verano-Prozessoren an. Die Venice-Reihe soll mit bis zu 256 Kernen auf Basis der Zen-6-Architektur auf den Markt kommen und voraussichtlich 2026 erscheinen. Die Verano-Serie, die 2027 erwartet wird, bietet eine günstigere Alternative auf derselben Zen-6-Plattform.

HELM Technology, ein führender taiwanesischer Komponentenhersteller, hat die technischen Details der neuen Sockel veröffentlicht. Der SP7-Sockel misst 123, 6 x 100, 6 mm und ist damit 12 % größer als die bisherigen SP5-Sockel, die die EPYC-Genoa- und Turin-Prozessoren unterstützen. Das überarbeitete Design verfügt über einen Sockel-Haltemechanismus (SRM) und besteht aus vier Hauptkomponenten: dem SRM selbst, einer mittleren Trägerplatine, dem Gehäuse auf dem Mainboard und einer Rückplatte. Alle Komponenten sind auf optimale Leistung ausgelegt.

Eine Präsentationsfolie mit dem Titel „FIT_AMD SP7 & SP8 CPU-Sockel“ — Bildquelle: HELM Technology

Der zweite Sockel, SP8, der speziell für die EPYC Verano-CPUs entwickelt wurde, hat eine Grundfläche von 123, 9 x 80, 9 mm und ist damit 7 % größer als sein Vorgänger, der SP6. Eine bemerkenswerte Verbesserung des SP8 ist die Implementierung des SRM-Lademechanismus, der sich vom im SP6 verwendeten Socket Actuation Mechanism (SAM) unterscheidet.

Hauptmerkmale der AMD SP7-Plattform

Die SP7-Plattform ist auf maximale Leistung ausgelegt und unterstützt bis zu 16-Kanal-DDR5-DRAM mit beeindruckenden Geschwindigkeiten von bis zu 8000 MT/s ECC und 12.800 MT/s MRDIMMs in 1DPC-Konfigurationen. Die Plattform ist mit Speichertypen wie RDIMM, 3DS RDIMM, MRDIMM und Tall DIMM kompatibel und unterstützt gleichzeitig mehrere Speicherinterleaves.

Die AMD SP7-Plattform bietet Dual-Sockel-Funktionalität und ermöglicht somit zwei Sockel der nächsten Generation pro Mainboard. Sie bietet eine hohe Bandbreite mit bis zu 128 PCIe Gen 6.0-Lanes, die jeweils 64 Gbit/s übertragen können. Zusätzlich stehen bis zu 16 zusätzliche PCIe Gen 4-Lanes für erweiterte Funktionen zur Verfügung.

Zusammenfassend bietet die AMD SP7-Plattform folgende Merkmale:

Unterstützung für bis zu 16 DDR5-Kanäle
DDR5 ECC-Speichergeschwindigkeiten bis zu 8000 MT/s
DDR5 RDIMM-Speichergeschwindigkeiten bis zu 12.800 MT/s
Unterstützung für RDIMM, 3DS RDIMM, MRDIMM und Tall DIMM
Bis zu 128 PCIe Gen 6 + 16 PCIe Gen 4 Lanes auf der 2P-Plattform
Bis zu 96 PCIe Gen 6 + 8 PCIe Gen 4 Lanes auf der 1P-Plattform

Hauptmerkmale der AMD SP8-Plattform

Die SP8-Plattform hingegen zielt darauf ab, eine robuste Einstiegslösung bereitzustellen und gleichzeitig EPYC Verano-Chips zu unterstützen. Sie bietet weiterhin Kompatibilität mit ähnlich beeindruckenden Speicherkapazitäten, ist aber für 8-Kanal-Konfigurationen optimiert. Interessanterweise erhöht SP8 die Anzahl der PCIe-Gen-6.0-Lanes auf bis zu 192 Lanes in Dual-Socket-Systemen und 128 Lanes in Single-Socket-Systemen.

Zusammenfassend umfasst die AMD SP8-Plattform Folgendes:

Unterstützung für bis zu 8-Kanal-DDR5
DDR5 ECC-Speichergeschwindigkeiten bis zu 8000 MT/s
DDR5 RDIMM-Speichergeschwindigkeiten bis zu 12.800 MT/s
Unterstützung für RDIMM, 3DS RDIMM, MRDIMM und Tall DIMM
Bis zu 192 PCIe Gen 6 + 16 PCIe Gen 4 Lanes auf der 2P-Plattform
Bis zu 128 PCIe Gen 6 + 8 PCIe Gen 4 Lanes auf der 1P-Plattform

Die AMD EPYC Venice Prozessoren, wahlweise mit Zen 6C- oder Zen 6 Dense-Architektur, unterstützen bis zu 32 Kerne pro Chiplet (CCD) auf insgesamt acht CCDs, was eine beeindruckende Spitzenleistung von 256 Kernen ermöglicht. Jedes CCD verfügt über 128 MB L3-Cache, wodurch sich ein Gesamtspeicher von 1 GB auf dem gesamten Chip ergibt.

Darüber hinaus verfügt die Architektur über Dual-I/O-Dies mit PCIe Gen 6.0- und CXL 3.1-Funktionalität sowie DDR5-8000-Speicherunterstützung, was AMDs kontinuierliche Innovationskraft im Bereich der Rechenzentren unterstreicht.

AMD EPYC-Prozessor neben einem Server-Rack

AMDs Standard-EPYC-Venice- und Verano-Prozessoren, basierend auf Zen-6-Kernen, bieten bis zu 12 Kerne pro CCD und nutzen dieselbe Dual-I/O-Die-Architektur. Die resultierenden Konfigurationen könnten bis zu 96 Kerne und 192 Threads erreichen, vergleichbar mit den aktuellen Turin-Prozessoren, und gleichzeitig eine bandbreiteneffiziente Cache-Größe von 48 MB pro CCD aufweisen – eine Steigerung von 50 % gegenüber dem 32 MB großen L3-Cache der vorherigen Zen-5-Generation.

EPYC 9006 „Venice“ mit Zen 6C: 256 Kerne / 512 Threads / bis zu 8 CCDs / 1024 MB L3-Cache
EPYC 9005 „Turin“ mit Zen 5C: 192 Kerne / 384 Threads / bis zu 12 CCDs / 384 MB L3-Cache
EPYC 9006 „Venice“ mit Zen 5: 96 Kerne / 192 Threads / bis zu 8 CCDs / 384 MB L3-Cache
EPYC 9005 „Turin“ mit Zen 5: 96 Kerne / 192 Threads / bis zu 16 CCDs / 384 MB L3-Cache

Berichten zufolge werden EPYC SP7-Chips eine TDP von rund 600 W aufweisen, im Vergleich zu den 400 W der Zen 5-Modelle. SP8-Varianten sollen hingegen mit einer TDP zwischen 350 und 400 W arbeiten. AMD setzt mit den kommenden Venice- und Verano-CPUs ganz klar auf die Verbesserung von Kernanzahl, Rechenleistung und I/O-Performance und schafft damit die Grundlage für fortschrittliche Rechenzentrumslösungen.

Je näher die Markteinführungstermine dieser beeindruckenden Prozessoren rücken, desto größer wird die Vorfreude auf die Verbesserungen, die sie für den Bereich der Rechenzentren mit sich bringen werden.

Nachrichtenquelle: @Olrak29_

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