
AMD hat seine kommenden Produktreihen mit der Prozessorfamilie EPYC und Instinct der nächsten Generation offiziell vorgestellt, zu der die auf Zen 6 basierenden Modelle EPYC Venice, EPYC Verano und die Instinct MI500-Serie gehören.
AMDs Next-Gen-Angebote: EPYC Venice, EPYC Verano und Instinct MI500-Serie vorgestellt
In einer kürzlichen Keynote zur Weiterentwicklung von KI-Technologien präsentierte AMD spannende Details zu seinen kommenden EPYC- und Instinct-Plattformen. Die für nächstes Jahr geplante Instinct MI400-Serie verspricht eine deutliche Leistungssteigerung und soll im Vergleich zur aktuell erhältlichen MI350-Serie um das Zehnfache gesteigert werden.
Was die EPYC Venice-Reihe betrifft, deren Debüt für 2026 erwartet wird, so wird sie die neu entwickelte Zen 6-Architektur integrieren und Konfigurationen mit bis zu 256 Kernen bieten, was auf AMDs anhaltendes Engagement im Bereich Hochleistungsrechnen hinweist.
Früheren Berichten zufolge wird die sechste Generation der EPYC Venice CPUs zwei verschiedene Varianten aufweisen – ähnlich den bestehenden Zen 5- und Zen 4-Modellen. Dazu gehören eine Standard-Zen-6-Variante und eine kompaktere Zen-6C-Variante. Diese Chips werden die Sockel SP7 und SP8 verwenden, wobei SP7 für High-End-Lösungen und SP8 für Serveranwendungen der Einstiegsklasse konzipiert ist. Darüber hinaus unterstützen sie sowohl 12- als auch 16-Kanal-Speicherkonfigurationen.

Was die Leistungsspezifikationen betrifft, so wird die AMD EPYC 9006-Serie, genannt „Venice“, Prozessoren mit bis zu 96 Kernen und 192 Threads sowie acht CCDs enthalten. Die Zen 6C-Versionen hingegen sollen bis zu 256 Kerne und 512 Threads unterstützen und so ihre Verarbeitungskapazität deutlich steigern.
- EPYC 9006 „Venice“ mit Zen 6C: 256 Kerne / 512 Threads / Bis zu 8 CCDs
- EPYC 9005 „Turin“ mit Zen 5C: 192 Kerne / 384 Threads / Bis zu 12 CCDs
- EPYC 9006 „Venice“ mit Zen 5: 96 Kerne / 192 Threads / Bis zu 8 CCDs
- EPYC 9005 „Turin“ mit Zen 5: 96 Kerne / 192 Threads / Bis zu 16 CCDs
Die neuen Chips werden im fortschrittlichen 2-nm-Prozess von TSMC gefertigt und bieten potenziell die doppelte CPU-zu-GPU-Bandbreite, eine beeindruckende Leistungssteigerung von 70 % gegenüber der Vorgängergeneration und Unterstützung für bis zu 1, 6 TB/s Speicherbandbreite. Die komplette Suite der AMD EPYC Venice-Prozessoren sowie die Instinct MI400-Serie und Vulcano-FPGAs werden bis 2026 in das Helios-Rechenzentrums-Rack integriert.
AMD wird voraussichtlich 2027 die nächste Generation der EPYC Verano CPUs und die Instinct MI500-Serie vorstellen. Die Verano-Serie wird voraussichtlich entweder eine verbesserte Version der Zen 6-Architektur nutzen oder auf die Zen 7-Architektur der nächsten Generation umsteigen. AMDs neue Strategie sieht einen jährlichen Release-Rhythmus vor und ermöglicht so eine schnelle Iteration in den Bereichen Rechenzentren und KI. Dies entspricht NVIDIAs dualem Angebot mit Standard- und „Ultra“-Modellen. Dies wird zu bahnbrechenden Leistungsverbesserungen für die KI-Infrastruktur der nächsten Generation führen.
Übersicht der AMD EPYC CPU-Familien
Nachname | AMD EPYC Sommer | AMD EPYC Venedig | AMD EPYC Turin-X | AMD EPYC Turin-Dense | AMD EPYC Turin | AMD EPYC Siena | AMD EPYC Bergamo | AMD EPYC Genoa-X | AMD EPYC Genua | AMD EPYC Milan-X | AMD EPYC Mailand | AMD EPYC Rom | AMD EPYC Neapel |
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Familienbranding | EPYC 9007 | EPYC 9006 | EPYC 9005 | EPYC 9005 | EPYC 9005 | EPYC 8004 | EPYC 9004 | EPYC 9004 | EPYC 9004 | EPYC 7004 | EPYC 7003 | EPYC 7002 | EPYC 7001 |
Familienstart | 2027 | 2026 | 2025 | 2025 | 2024 | 2023 | 2023 | 2023 | 2022 | 2022 | 2021 | 2019 | 2017 |
CPU-Architektur | Es war 7 | Es war 6 | Es war 5 | Zen 5C | Es war 5 | Es war 4 | Es waren 4 °C. | Zen 4 V-Cache | Es war 4 | Es war 3 | Es war 3 | Es war 2 | Es war 1 |
Prozessknoten | Wird noch bekannt gegeben | 2 nm TSMC | 4 nm TSMC | 3 nm TSMC | 4 nm TSMC | 5 nm TSMC | 4 nm TSMC | 5 nm TSMC | 5 nm TSMC | 7 nm TSMC | 7 nm TSMC | 7 nm TSMC | 14 nm GloFo |
Plattformname | Wird noch bekannt gegeben | SP7 | SP5 | SP5 | SP5 | SP6 | SP5 | SP5 | SP5 | SP3 | SP3 | SP3 | SP3 |
Buchse | Wird noch bekannt gegeben | Wird noch bekannt gegeben | LGA 6096 (SP5) | LGA 6096 (SP5) | LGA 6096 | LGA 4844 | LGA 6096 | LGA 6096 | LGA 6096 | LGA 4094 | LGA 4094 | LGA 4094 | LGA 4094 |
Maximale Kernanzahl | Wird noch bekannt gegeben | 96 | 128 | 192 | 128 | 64 | 128 | 96 | 96 | 64 | 64 | 64 | 32 |
Maximale Thread-Anzahl | Wird noch bekannt gegeben | 192 | 256 | 384 | 256 | 128 | 256 | 192 | 192 | 128 | 128 | 128 | 64 |
Maximaler L3-Cache | Wird noch bekannt gegeben | Wird noch bekannt gegeben | 1536 MB | 384 MB | 384 MB | 256 MB | 256 MB | 1152 MB | 384 MB | 768 MB | 256 MB | 256 MB | 64 MB |
Chiplet-Design | Wird noch bekannt gegeben | 8 CCDs (1 CCX pro CCD) + 2 IOD? | 16 CCDs (1CCX pro CCD) + 1 IOD | 12 CCDs (1CCX pro CCD) + 1 IOD | 16 CCDs (1CCX pro CCD) + 1 IOD | 8 CCDs (1CCX pro CCD) + 1 IOD | 12 CCDs (1 CCX pro CCD) + 1 IOD | 12 CCDs (1 CCX pro CCD) + 1 IOD | 12 CCDs (1 CCX pro CCD) + 1 IOD | 8 CCDs (1 CCX pro CCD) + 1 IOD | 8 CCDs (1 CCX pro CCD) + 1 IOD | 8 CCDs (2 CCXs pro CCD) + 1 IOD | 4 CCDs (2 CCXs pro CCD) |
Speicherunterstützung | Wird noch bekannt gegeben | DDR5-XXXX? | DDR5-6000? | DDR5-6400 | DDR5-6400 | DDR5-5200 | DDR5-5600 | DDR5-4800 | DDR5-4800 | DDR4-3200 | DDR4-3200 | DDR4-3200 | DDR4-2666 |
Speicherkanäle | Wird noch bekannt gegeben | 16-Kanal (SP7) | 12 Kanäle (SP5) | 12 Kanäle | 12 Kanäle | 6-Kanal | 12 Kanäle | 12 Kanäle | 12 Kanäle | 8-Kanal | 8-Kanal | 8-Kanal | 8-Kanal |
PCIe Gen-Unterstützung | Wird noch bekannt gegeben | Wird noch bekannt gegeben | Wird noch bekannt gegeben | 128 PCIe Gen 5 | 128 PCIe Gen 5 | 96 Gen 5 | 128 Gen 5 | 128 Gen 5 | 128 Gen 5 | 128 Gen 4 | 128 Gen 4 | 128 Gen 4 | 64 Gen 3 |
TDP (Max.) | Wird noch bekannt gegeben | ~600 W | 500 W (cTDP 600 W) | 500 W (cTDP 450–500 W) | 400 W (cTDP 320–400 W) | 70-225 W | 320 W (cTDP 400 W) | 400 W | 400 W | 280 W | 280 W | 280 W | 200 W |
Weitere Einzelheiten finden Sie in der vollständigen Ankündigung hier.
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