Em uma iniciativa de pesquisa recente, a AMD está investigando métodos para integrar o cache L2 em uma configuração empilhada em seus próximos processadores. Esse desenvolvimento visa manter ou até mesmo aprimorar o desempenho de latência.
Avanços no design de chips: a exploração do cache L2 empilhado da AMD
A AMD apresentou um interessante artigo de pesquisa intitulado ” Balanced Latency Stacked Cache “, associado ao número de pedido de patente [número do pedido de patente] US20260003794A1. Neste artigo, a AMD descreve metodologias para um sistema de cache empilhado com latência balanceada, que incorpora pelo menos dois chips de cache empilhados verticalmente.
A AMD já é conhecida por utilizar a tecnologia de cache empilhado em sua linha de produtos 3D V-Cache, que introduz uma camada adicional de cache L3 posicionada acima ou abaixo dos chiplets de computação do núcleo. A primeira iteração do 3D V-Cache estava situada acima dos chiplets de computação Zen, enquanto a segunda geração inverteu essa configuração, colocando a pilha abaixo do chiplet de computação. Embora a estratégia permaneça consistente, as configurações diferem na execução.
A tecnologia 3D V-Cache, ou X3D, está presente em diversos chips da AMD, desde a família de processadores “Ryzen” para consumidores até a série “EPYC” de alto desempenho, projetada para data centers.À medida que a AMD avança com suas inovações em L3 3D V-Cache, ela agora está preparada para expandir sua tecnologia de cache, investigando o potencial de caches L2 empilhadas, conforme sugerido por sua patente mais recente.
Para o projeto de seu cache L2 empilhado, a AMD ilustra um chip base integrado com chips de computação e cache, juntamente com um chip adicional de computação e cache em camadas acima. Essa configuração demonstra um módulo de cache composto por quatro segmentos de 512 KB, culminando em um total de 2 MB de cache L2, gerenciado pelo Circuito de Controle de Cache (CCC).A arquitetura é escalável, com projetos que permitem até 4 MB de cache L2, conforme ilustrado no diagrama de blocos em anexo.
A estratégia de empilhamento espelha os princípios do V-Cache 3D, conectando os caches L2 e L3 ao chip base e aos complexos de computação por meio de vias de silício alinhadas verticalmente. O CCC (Controlador de Complexidade de Computação) controla o fluxo de dados em todo o sistema.
Um ponto notável nas descobertas da AMD é a comparação da latência entre configurações planares e empilhadas. A pesquisa cita que um cache L2M planar de 1 MB normalmente apresenta uma latência de 14 ciclos, enquanto uma versão empilhada reduz essa latência para apenas 12 ciclos. Assim, a configuração de cache L2 empilhada não só suporta maior capacidade, como também atinge latência igual ou menor em comparação com as configurações planares tradicionais.
Em relação às técnicas descritas, a configuração do sistema de cache empilhado reduz a latência de resposta ao acessar o cache empilhado e também proporciona economia de energia. O sistema de cache empilhado melhora o desempenho da transferência de dados e apresenta menor latência do que um cache planar convencional construído em um único chip. Notavelmente, as vias de conexão são roteadas para dentro e para fora do centro do sistema de cache empilhado. Isso evita a adição de estágios de fio (também chamados aqui de estágios de canal), como em um cache planar convencional, para rotear dados por uma parte do cache para alcançar uma porção do cache que está mais distante das entradas/saídas de dados.
Nas técnicas descritas, as vias de conexão roteadas no centro do sistema de cache empilhado criam latências balanceadas (ou idênticas) entre as duas metades do sistema de cache empilhado no chip empilhado (por exemplo, entre o primeiro chip de cache e o segundo chip de cache, pelo menos).Por exemplo, um cache L2M planar convencional de 1 MB tem uma latência de 14 ciclos, enquanto um cache L2M empilhado de 1 MB implementado usando as técnicas descritas tem apenas uma latência de 12 ciclos. Isso permite a implementação de um cache empilhado maior do que um cache planar típico, mantendo a mesma latência ou até mesmo uma latência melhor.
Assim, os aspectos descritos do cache empilhado com latência balanceada proporcionam menor latência para uma solicitação de acesso e os dados são retornados do cache mais rapidamente. Há também economia de energia devido à necessidade de processar uma solicitação de acesso em menos ciclos, o que significa que um cache L2, por exemplo, não fica ligado por tanto tempo. Além disso, há economia de energia na transição mais rápida do estado ativo para o estado ocioso do cache. Adicionalmente, o comprimento dos fios no chip do cache é menor, o que resulta em menor capacitância e também conserva energia. Há também menor carga de sinal, pois os sinais percorrem apenas metade da distância entre uma solicitação de acesso e o retorno dos dados.Consequentemente, há menos geração de calor devido à economia de energia, à menor capacitância e à menor distância percorrida pelos sinais.
Além de reduzir a latência, a AMD enfatiza a eficiência energética obtida por meio do design de cache L2 empilhado. Embora possa levar algum tempo até que vejamos a aplicação prática de caches L2 empilhados em hardware real, há grande otimismo de que essa inovação estará presente na próxima geração de processadores e GPUs da AMD, revelando novos avanços no design de chips.
Fonte da notícia: Kepler_L2