참고로, 이 기사는 투자 조언을 목적으로 작성되지 않았으며, 저자는 여기에 언급된 어떤 주식에 대한 지분도 보유하고 있지 않습니다.
미래 트랜지스터 설계, 반도체 제조 패러다임을 바꿀 수도
인텔 임원의 통찰력에 따르면, 미래 트랜지스터 설계의 발전은 고급 반도체 생산에서 정교한 리소그래피 장비의 필수적 필요성을 줄일 수 있습니다.현재 ASML의 극자외선(EUV) 리소그래피 시스템은 현대 칩 제조의 핵심으로, TSMC와 같은 기업들이 실리콘 웨이퍼에 매우 작은 회로를 생산할 수 있도록 합니다.그러나 GAAFET(Gate-All-Around FET) 및 CFET(Complementary FET)와 같은 새로운 설계는 포스트 리소그래피 공정으로 초점을 옮겨, 이러한 첨단 제조 기술에서 리소그래피의 역할을 약화시킬 수 있습니다.
칩 생산에서 에칭의 역할 변화
투자 리서치 플랫폼 테거스(Tegus)에서 공유되고 소셜 미디어를 통해 전파된 대화에서 익명의 인텔 이사는 반도체 제조 공정의 주목할 만한 변화를 강조했습니다.그는 트랜지스터 설계가 발전함에 따라 첨단 리소그래피 장비의 중요성이 약화되고 에칭 기술의 중요성이 커질 수 있다고 주장했습니다. EUV 및 고개구수 EUV 리소그래피 장비는 특히 수출 제한이라는 배경 하에 자주 주목받지만, 칩 제조는 리소그래피 외에도 다양하고 복잡한 단계를 거칩니다.
칩 제조 워크플로 이해
리소그래피 공정은 실리콘 웨이퍼에 정교한 디자인을 인쇄하는 초기 단계입니다.이후 증착과 에칭을 포함한 다른 필수 공정들이 중요한 역할을 합니다.증착에서는 다양한 재료를 웨이퍼 위에 겹겹이 쌓고, 에칭은 트랜지스터와 회로 형성에 필요한 패턴을 형성하기 위해 여분의 재료를 선택적으로 제거하는 데 사용됩니다.
트랜지스터 기술: GAAFET 및 CFET
인텔 이사는 GAAFET 및 CFET와 같은 첨단 트랜지스터 아키텍처가 기존 리소그래피 공정에 대한 의존도를 어떻게 낮출 수 있는지 강조했습니다. EUV 리소그래피는 미세 회로 설계를 인쇄하는 정밀성 덕분에 7나노미터 이하 칩 제조에 중추적인 역할을 해왔습니다.트랜지스터 구성의 진화, 즉 기존 FinFET 설계가 절연 베이스에 연결되는 반면, 새로운 설계에서는 게이트가 트랜지스터를 감싸는 방식이 이러한 기술적 변화를 잘 보여줍니다.
제조 전략에 대한 의미
GAAFET 및 CFET 설계가 트랜지스터를 감싸면서 잉여 재료 제거의 중요성이 점점 더 커지고 있습니다.이러한 “감싸기” 방식은 측면 재료 제거를 필요로 하며, 단순히 리소그래피 피처 크기 향상에서 에칭 기술 개선으로 우선순위가 전환됩니다.디렉터는 이러한 전환이 고개구수 EUV 장비에 대한 의존도 감소를 의미하며, 이러한 장비의 중요성이 7나노미터 칩 제조에 필수적이었던 이전 세대 EUV 스캐너만큼 크지 않을 수 있음을 시사한다고 언급했습니다.
이러한 변화는 반도체 생산의 새로운 시대로 이어질 수 있으며, 리소그래피 기술의 비례적 증가 없이도 수직 및 수평 밀도를 달성할 수 있습니다.인텔 임원은 이러한 칩 제조 전략의 변화가 성능과 효율성에 대한 업계 기준을 새롭게 정의할 수 있을 것이라고 결론지었습니다.
인텔 이사는 ASML이 GAA로 인해 어려움을 겪고 있으며, CFET로의 전환에도 어려움을 겪을 것이라고 설명했습니다(Tegus를 통해).주문 흐름 측면에서 긍정적인 측면은 이번 10년 후반의 고NA 채택이나 EUV 다중 패터닝일 수 있지만, 주문 흐름은 분명히 매우… pic.twitter.com/ZoRvJJHC2n
— Tech Fund (@techfund1) 2025년 6월 16일
자세한 내용은 여기에서 원본을 읽어보세요.
답글 남기기