TSMCはA14（1.4nm）ノードで高NA EUV技術を回避し、性能よりもコスト効率に重点を置く

台湾の半導体大手TSMCは、高開口数（High-NA）極端紫外線（EUV）リソグラフィー技術の導入を急いでいないようだ。最近の動向から、同社は今後発売予定のA14チップの製造において、この最先端の手法を放棄し、既存の手法を採用する計画であることが示唆されている。

TSMCの戦略転換：高NA EUVよりも従来技術を重視

TSMCは歴史的に半導体技術の進歩の最前線に立ち、革新的な取り組みで業界をリードしてきました。しかし、先日開催されたナノテクノロジーシンポジウムにおいて、TSMCのケビン・チャン上級副社長は、A14プロセスに高開口数（High-NA）EUVリソグラフィを採用しないことを発表しました。代わりに、従来の開口数0.33のEUV技術を採用します。この方針転換により、TSMCは、より新しいリソグラフィツールを導入しているIntel Foundryなどの競合他社に遅れをとることになります。

TSMCは、2028年に製造開始が予定されているA14チップのパターン形成に高NA EUVリソグラフィーを使用しません。2ナノメートルからA14までは高NAを使用する必要はありませんが、処理ステップに関しては同様の複雑さを維持し続けることができます。

私たちは、技術の世代ごとにマスクの増加を最小限に抑えるよう努めています。これは、費用対効果の高いソリューションを提供するために非常に重要です。

– TSMCのケビン・チャン

TSMCの決定を導いた主な考慮事項は、高NA EUVの採用に伴う生産コストの大幅な増加です。報告書によると、高NAリソグラフィの採用により、標準的なEUV方式と比較してコストが最大2.5倍にまで上昇する可能性があるとされています。このような劇的なコスト上昇は、A14プロセスのコストを法外なものにし、ひいては民生用製品への導入を困難にするでしょう。

さらに状況を複雑にしているのは、A14チップの設計特性で、各層に複数のマスクが必要となることです。高NAリソグラフィを導入するとコストが増大し、ROIは限定的になります。TSMCは代わりに、NA0.33のEUVアプローチに注力しています。この戦略により、同社はマルチパターニング技術を活用し、設計の複雑さを維持しながら全体的な製造コストを抑えることができます。

興味深いことに、TSMCが高NA EUVの採用に消極的であることは、同社を競争上の不利な立場に追い込んでいます。Intel Foundryは、早ければ来年にも導入が予定されている次期18Aプロセスに高NA技術を採用する準備を進めていると報じられています。これにより、IntelはTSMCに対して技術的に優位に立つことになります。TSMCはA14Pノードの導入を2029年に予定しており、高NAリソグラフィーの採用は実質的に少なくとも4年遅れることになります。この戦略的選択は、Intelをはじめとする競合他社に半導体市場における大きな優位性をもたらす可能性があります。

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