Intel Foundry は最近、 IEEE International Electron Devices Meeting (IEDM) 2024 でトランジスタとパッケージング技術の大きな進歩を発表しました。これらのイノベーションは、半導体業界の展望を強化することが期待される材料とシリコン技術の重要な進歩を表しています。
トランジスタ技術の革新を発表
カンファレンス中、インテル ファウンドリーは、将来の半導体ノードの能力を拡張することを目的とした「減算型ルテニウム」およびその他のトランジスタ技術における先駆的な取り組みを強調しました。これらの画期的な進歩は、チップの設計と製造の可能性の限界を押し広げるものです。
これらの進展の重要性
2030 年までに 1 兆個のトランジスタを 1 つのチップに統合するという野心的な目標に向かって進むにつれて、トランジスタの効率と相互接続のスケーラビリティの向上がこれまで以上に重要になります。特に人工知能 (AI) などのアプリケーションでは、エネルギー効率と高性能の処理に対する需要が高まっており、これらのイノベーションは将来の課題を解決する鍵となります。
現在の限界を克服するための戦略
Intel Foundry は、代替材料の探索と既存の組み立て技術の改良により、銅トランジスタに関連する制限に積極的に取り組んでいます。半導体技術の革新を促進するために、次の戦略が導入されました。
- 減算型ルテニウム (Ru):この新しいメタライゼーション材料は、薄膜抵抗とエアギャップを利用してチップの相互接続を強化します。Intel Foundry は、特に 25 ナノメートル以下のピッチで、ライン間容量を 25% も削減するコスト効率に優れた製造可能な減算型 Ru プロセスを実証し、従来の銅ソリューションに代わる可能性を示唆しました。
- 選択的レイヤー転送 (SLT):この画期的なアプローチにより、チップ間の超高速アセンブリが可能になり、スループットが最大 100 倍向上します。SLT により超薄型チップレットの統合が可能になり、さまざまなアプリケーションで柔軟性が向上し、コストが削減されます。
- シリコン RibbonFET CMOS: 6 nm ゲート長のシリコン RibbonFET CMOS トランジスタを披露することで、Intel Foundry は、ムーアの法則を維持するために重要なゲート全体のスケーリングの限界を押し広げています。
- スケーリングされた GAA 2D FET 用ゲート酸化物: Intel の GAA デバイス用ゲート酸化物開発の進歩は、30 nm という短いゲート長でパフォーマンスを向上させることを目指しています。2 次元遷移金属二カルコゲナイド (TMD) 半導体の探究は、将来のトランジスタ技術を変革する可能性があります。
窒化ガリウム技術のブレークスルー
Intel Foundry は、RF およびパワー エレクトロニクスの強力な代替手段となる業界初の 300 mm 窒化ガリウム (GaN) テクノロジの開発でも大きな進歩を遂げました。このテクノロジは、特に高電圧および高温度耐性を必要とするアプリケーションで、より優れたパフォーマンスを実現します。
半導体イノベーションの将来方向
IEDM 2024で共有されたビジョンの一環として、Intel Foundryは、AIアプリケーションに向けたパッケージングとトランジスタのスケーリングを進歩させるために不可欠な主要なイノベーション領域に焦点を当てたロードマップを概説しました。
- 容量、レイテンシ、帯域幅の制約を軽減するための高度なメモリの統合。
- 相互接続帯域幅を最適化するためのハイブリッド ボンディング技術の実装。
- 革新的な接続ソリューションと組み合わせたモジュラー システムの拡張。
行動への呼びかけ
Intel Foundry の革新的なテクノロジーの開発への取り組みは、超低電圧 (300 ミリボルト未満) で動作するトランジスタを製造するという目標によって強調されています。この取り組みは、熱の問題に取り組み、エネルギー効率を大幅に向上させることを目指しています。
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