AMDは最近の研究プロジェクトにおいて、次期プロセッサにL2キャッシュをスタック構成で統合する方法を研究しています。この開発は、レイテンシ性能の維持、あるいは向上を目指しています。
チップ設計の進歩：AMDのスタック型L2キャッシュの探究
AMDは、特許出願番号に関連する「 Balanced Latency Stacked Cache（バランス・レイテンシ・スタックド・キャッシュ）」と題された興味深い研究論文を発表しましたUS20260003794A1。この論文では、少なくとも2つのキャッシュダイを垂直に積み重ねた、バランス・レイテンシ・スタックド・キャッシュ・システムの手法について概説しています。
AMDは、3D V-Cache製品ラインにおいてスタック型キャッシュ技術を採用していることで既によく知られています。この技術は、コアとなるコンピューティングチップレットの上または下にL3キャッシュ層を追加します。最初の3D V-CacheはZenコンピューティングチップレットの上に配置されていましたが、第2世代ではこの構成が逆転し、スタックがコンピューティングチップレットの下に配置されました。戦略は一貫していますが、構成によって実行方法が異なります。
3D V-Cache（X3Dテクノロジー）は、コンシューマー向け「Ryzen」ファミリーからデータセンター向けに設計された高性能「EPYC」シリーズまで、様々なAMDチップに採用されています。AMDはL3 3D V-Cacheのイノベーションを進める中で、最新の特許で示唆されているように、スタック型L2キャッシュの可能性を探求することで、キャッシュ技術を拡張する準備を整えています。
AMDは、スタック型L2キャッシュの設計において、コンピューティングダイとキャッシュダイの両方が統合された基盤ダイと、その上にさらにコンピューティングダイとキャッシュダイが積層された構成を示しています。この構成は、4つの512KBセグメントで構成されるキャッシュモジュールで、合計2MBのL2キャッシュをキャッシュ制御回路（CCC）によって管理します。このアーキテクチャはスケーラブルであり、添付のブロック図に示すように、最大4MBのL2キャッシュを搭載できる設計が可能です。
このスタッキング戦略は3D Vキャッシュの原理を反映しており、L2キャッシュとL3キャッシュを垂直に配列されたシリコンビアを介してベースダイと演算コンプレックスに接続します。CCCはシステム全体のデータフローを制御します。
AMDの調査結果で注目すべき点は、プレーナ型とスタック型構成のレイテンシの比較です。この調査によると、プレーナ型の1MB L2Mキャッシュでは通常14サイクルのレイテンシが発生するのに対し、スタック型ではわずか12サイクルにまで短縮されます。つまり、スタック型L2キャッシュ構成は、容量の増加だけでなく、従来のプレーナ型構成と同等かそれ以下のレイテンシも実現しています。
記載した技術の側面において、スタック型キャッシュシステムの構成は、スタック型キャッシュへのアクセス時の応答レイテンシを低減し、省電力機能も提供します。スタック型キャッシュシステムはデータ転送性能を向上させ、単一ダイ上に構築された従来のプレーナ型キャッシュよりもレイテンシが低くなります。特に、接続ビアはスタック型キャッシュシステムの中心に出入りするように配線されています。これにより、従来のプレーナ型キャッシュのように、キャッシュの一部を経由してデータI/Oから離れたキャッシュ部分に到達するために、ワイヤステージ（本明細書ではパイプステージとも呼ばれます）を追加する必要がなくなります。
記載の技術では、スタックキャッシュシステムの中心に配線された接続ビアにより、スタックされたダイ上のスタックキャッシュシステムの2つの半分（例えば、第1キャッシュダイと少なくとも第2キャッシュダイ）間のレイテンシが均衡する（または同一になる）ようになります。例えば、従来のプレーナ型1MB L2Mキャッシュは14サイクルのレイテンシですが、記載の技術を用いて実装されたスタック型1MB L2Mキャッシュはわずか12サイクルのレイテンシです。これにより、一般的なプレーナ型キャッシュよりも大きなスタックキャッシュを実装しながら、同等またはより優れたサイクルレイテンシを実現できます。
したがって、バランスレイテンシスタックキャッシュの説明した側面により、アクセス要求のレイテンシが短縮され、データキャッシュからデータがより速く返されます。また、アクセス要求がより少ないサイクルで完了するため、L2キャッシュなどの電源投入時間が短縮され、キャッシュがアクティブ状態からアイドル状態に移行するまでの時間が短縮されるため、電力も節約されます。さらに、キャッシュダイ内の配線長が短くなるため、実質的に静電容量が減少し、電力も節約されます。信号はアクセス要求とデータの戻りの半分の距離しか移動しないため、信号負荷も軽減されます。さらに、電力節約、静電容量の低減、信号移動距離の短縮により、発熱も減少します。
AMDは、レイテンシの短縮だけでなく、スタック型L2キャッシュ設計によるエネルギー効率の向上も重視しています。スタック型L2キャッシュが実際のハードウェアに実用化されるまでには、まだ時間がかかるかもしれませんが、このイノベーションが次世代のAMDプロセッサとGPUに搭載され、チップ設計のさらなる進歩を示すという強い期待が寄せられています。
ニュースソース: Kepler_L2
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