シノプシスは、TSMC の最先端 N2P プロセス ノードに基づく LPDDR6 知的財産 (IP) のシリコン ブリングアップに成功したことを発表し、モバイル メモリ技術に大きな進歩をもたらしました。
N2Pテクノロジーによる驚異的な帯域幅の実現
ご存知ない方のために説明すると、シリコン・ブリングアップとは、新しいチップの初期電源投入段階のことであり、特にIPブロックにおいて重要な意味を持ちます。この重要なプロセスには、ハードウェア検証、電源シーケンス、その他の重要なチェックを含む一連のテストが含まれます。シノプシスの最近の進歩は、JEDEC規格の仕様に厳密に準拠し、最大86GB/sという驚異的な帯域幅を実現できるライセンス可能なLPDDR6 IPブロックを開発できる同社の能力を浮き彫りにしています。
TSMC N2P上でLPDDR6 IPのシリコンブリングアップに成功し、最大86GB/秒の帯域幅を実現しました。効率的なLPDDR SDRAMで、次世代モバイル、AI、エッジシステムを強力にサポートします。
— シノプシス（@Synopsys）2025年10月16日
この開発は、TSMCの先進的なN2PプロセスとLPDDR6 IPブロックを初めて統合した事例の一つです。このIPのアーキテクチャは、コントローラとPHYインターフェースという2つの主要要素で構成されています。コントローラは、JEDECプロトコルエンジンの実装、タイミング制御、および低消費電力状態の管理を担います。重要なのは、TSMCのN2Pプロセスが、パフォーマンスを最適化するように設計された高度なアナログ回路とI/O回路を内蔵しているため、PHYの性能を向上させる点です。
特に、LPDDR6コントローラは、効率的なタイミングクロージャを実現するために、高密度化と高速化が求められます。N2Pテクノロジーはこの分野で優れた性能を発揮し、優れた電力性能面積（PPA）を誇ります。これにより、ビットあたりの消費電力を削減するだけでなく、メモリの物理的なフットプリントも最小化できるため、デバイス内AIやその他の電力効率の高いプラットフォームへの適用が容易になります。
シノプシスは、パフォーマンス指標をさらに詳細に分析した結果、このスタックが86GB/秒という驚異的な帯域幅をサポートしていることを明らかにしました。これは、JEDECのピンあたり規格である約10.667Gbpsに匹敵します。理論上の最大速度はピンあたり約14.4GB/秒に達し、合計帯域幅は115GB/秒という驚異的な値となります。これは、TSMCのN2Pテクノロジーによる革新的な機能強化によって、LPDDR6がLPDDR5から大きく飛躍した世代であることを示しています。将来を見据えると、LPDDR6は来年には主流のソリューションとなり、モバイルメモリの業界ベンチマークを再定義する可能性が高いでしょう。
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