インテルは最近のテック ツアーで 18A チップ テクノロジーで目覚ましい進歩を遂げ、欠陥密度が大幅に減少したことを強調しました。
インテルの18Aチップは、最適な歩留まり率を実現する記録的な低欠陥密度を達成
18A製造ノードは、Intel Foundryにおけるこれまでの開発の中でも特に重要なものの一つです。Intelの製造能力に対する政財界の厳しい監視が高まっていることを考えると、これは特に重要です。Team Blueは、今回のリリースで堅牢なソリューションを提供することが不可欠です。18Aプロセスに関するさらなる詳細への期待が高まっており、Intelはこれまでで最も低い欠陥密度に達したことを確認し、第4四半期に大規模生産を開始する予定です。
欠陥密度のこの達成は18Aノードにとって極めて重要であり、量産において競争力のあるパフォーマンスを発揮できる可能性を示しています。ご存知ない方のために説明すると、欠陥密度とは、チップウェーハの一定領域内に存在する欠陥の数を指し、製品が機能しなくなる可能性があります。これらの欠陥は、トランジスタ、インターコネクト、ビアの動作に支障をきたす可能性があります。欠陥密度が高いと、ダイサイズが大きくなるリスクがあり、特に大規模チップアプリケーションを対象とする18Aにとっては悪影響となります。
史上最低の欠陥密度を達成することの重要性は、いくら強調してもし過ぎることはありません。これは、期待される歩留まり率を予測する上で重要な指標となります。18Aノードの歩留まり率に関する推定値は、時間の経過とともに大きく変動しており、中には10%という低い値を示す報告もあります。しかし、Intelが18Aテクノロジーの量産拡大に注力していることから、こうした低い数値は時代遅れとなっています。欠陥率の低減は、Team Blueがより大きなダイ設計に対応できるようにするために不可欠であり、特に高性能コンピューティング（HPC）などの分野では重要です。
欠陥密度は重要な指標ですが、18Aチップのシナリオ全体を網羅しているわけではありません。パラメータ不良、マスクエラー、プロセスマージンといった他の要因も、ノード全体の生産能力を決定する上で重要な役割を果たします。しかしながら、Intelが達成した欠陥密度の大幅な削減は、18AチップがTSMCのN2プロセスやSamsungのSF2プロセスといった代替プロセスに対して強力な競合相手となる可能性を示唆しています。
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