なお、この記事は投資アドバイスを目的としたものではなく、著者はここで論じたいずれの株式にも利害関係を有していないことにご注意ください。
将来のトランジスタ設計は半導体製造のパラダイムを変える可能性がある
インテルの取締役の見解によると、将来のトランジスタ設計の進歩により、ハイエンド半導体製造における高度なリソグラフィ装置の重要な必要性が低下する可能性がある。現在、ASMLの極端紫外線（EUV）リソグラフィシステムは現代のチップ製造の基盤となっており、TSMCなどの企業がシリコンウェーハ上に非常に微細な回路を製造できるようにしている。しかし、ゲートオールアラウンドFET（GAAFET）や相補型FET（CFET）といった新たな設計の登場により、リソグラフィ後のプロセスに重点が移り、これらの高度な製造技術におけるリソグラフィの役割は縮小する可能性がある。
チップ製造におけるエッチングの進化する役割
投資調査プラットフォームTegusで共有され、ソーシャルメディアで拡散された会話の中で、インテルの匿名の取締役は、半導体製造プロセスにおける顕著な変化を強調した。同取締役は、トランジスタ設計の進化に伴い、先進リソグラフィ装置の重要性は低下し、エッチング技術の重要性が高まる可能性があると述べている。EUVや高開口数EUVリソグラフィ装置は、特に輸出規制を背景にしばしば注目されるが、半導体製造にはリソグラフィだけにとどまらない、複雑な工程が数多く含まれる。
チップ製造ワークフローの理解
リソグラフィー工程は、シリコンウェハ上に複雑なデザインを刻印する最初の段階です。その後、堆積やエッチングといった他の重要な工程が重要な役割を果たします。堆積では、ウェハ上に様々な材料を積層し、エッチングでは余分な材料を選択的に除去することで、トランジスタや回路の形成に必要なパターンを描画します。
トランジスタ技術：GAAFETとCFET
インテルのディレクターは、GAAFETやCFETといった先進的なトランジスタアーキテクチャが、従来のリソグラフィプロセスへの依存度をいかに低減できるかを強調しました。EUVリソグラフィは、微細な回路設計を高精度に印刷できるため、7ナノメートル以下のチップ製造において極めて重要な役割を果たしてきました。トランジスタ構成の進化（現在のFinFET設計では絶縁ベースに接続されていますが、新しい設計ではゲートがトランジスタを包み込む構造が導入されています）は、この技術シフトを如実に示しています。
製造戦略への影響
GAAFETとCFETの設計がトランジスタを包み込むようになると、余分な材料の除去がますます重要になります。この「ラッピング」アプローチでは、横方向の材料除去が必要となり、優先順位はリソグラフィの微細化からエッチング技術の改良へと移行します。ディレクターは、この移行は高NA EUV装置への依存度の低下を意味し、7ナノメートルチップの製造に不可欠だった前世代のEUVスキャナーほどの重要性はなくなる可能性があると指摘しています。
この変化は、半導体製造における新たな時代をもたらす可能性があります。リソグラフィー能力を比例的に向上させることなく、垂直方向と横方向の密度を達成できる時代です。インテル幹部は、このチップ製造戦略の進化が、性能と効率性に関する業界のベンチマークを再定義する可能性があると結論付けています。
Intelのディレクターが、ASMLがGAAの影響で苦戦している理由、そしてCFETへの移行でも苦戦するだろう理由を説明した（Tegus経由）。受注フローの明るい材料としては、今世紀後半の高開口数（HA）の採用やEUVマルチパターニングが挙げられるが、受注フローは明らかに大きく… pic.twitter.com/ZoRvJJHC2n
— テックファンド（@techfund1）2025年6月16日
詳細については、元のソースをこちらで読むことができます。
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