In una recente iniziativa di ricerca, AMD sta studiando metodi per integrare la cache L2 in una configurazione stacked nei suoi futuri processori. Questo sviluppo mira a mantenere o addirittura migliorare le prestazioni di latenza.
Progressi nella progettazione dei chip: esplorazione della cache L2 impilata di AMD
AMD ha presentato un interessante articolo di ricerca intitolato ” Balanced Latency Stacked Cache “, associato alla domanda di brevetto numero US20260003794A1. In questo articolo, AMD delinea le metodologie per un sistema di cache stacked a latenza bilanciata, che incorpora almeno due die di cache impilati verticalmente.
AMD è già nota per l’utilizzo della tecnologia stacked cache nella sua linea di prodotti 3D V-Cache, che introduce un ulteriore livello di cache L3 posizionato sopra o sotto i chiplet di elaborazione del core. La prima iterazione di 3D V-Cache era posizionata sopra i chiplet di elaborazione Zen, mentre la seconda generazione ha invertito questa configurazione, posizionando lo stack sotto il chiplet di elaborazione. Sebbene la strategia rimanga coerente, le configurazioni differiscono nell’esecuzione.
La tecnologia 3D V-Cache, o X3D, è implementata su vari chip AMD, dalla famiglia consumer “Ryzen” alla serie ad alte prestazioni “EPYC” progettata per i data center. Con l’avanzare delle innovazioni L3 3D V-Cache, AMD è ora pronta ad espandere la sua tecnologia di caching studiando il potenziale delle cache L2 impilate, come suggerito dal suo ultimo brevetto.
Per la progettazione della sua cache L2 impilata, AMD illustra un die di base integrato con die di elaborazione e di cache, insieme a un die di elaborazione e di cache aggiuntivo disposto sopra. Questa configurazione mostra un modulo cache composto da quattro segmenti da 512 KB, che culminano in un totale di 2 MB di cache L2, gestiti dal Cache Control Circuitry (CCC).L’architettura è scalabile, con progetti che consentono fino a 4 MB di cache L2, come illustrato nel diagramma a blocchi allegato.
La strategia di stacking rispecchia i principi della V-Cache 3D, collegando le cache L2 e L3 al die base e ai complessi di elaborazione tramite vie in silicio allineate verticalmente. Il CCC governa il flusso di dati in tutto il sistema.
Un punto degno di nota nei risultati di AMD è il confronto della latenza tra configurazioni planari e impilate. La ricerca indica che una cache L2M planare da 1 MB presenta in genere una latenza di 14 cicli, mentre una versione impilata riduce tale latenza a soli 12 cicli. Pertanto, la configurazione della cache L2 impilata non solo supporta una maggiore capacità, ma raggiunge anche una latenza uguale o inferiore rispetto alle configurazioni planari tradizionali.
In alcuni aspetti delle tecniche descritte, la configurazione del sistema di cache impilata riduce la latenza di risposta durante l’accesso alla cache impilata e offre anche una funzionalità di risparmio energetico. Il sistema di cache impilata migliora le prestazioni di trasferimento dati e presenta una latenza inferiore rispetto a una cache planare convenzionale basata su un singolo die. In particolare, le vie di connessione vengono instradate in entrata e in uscita dal centro del sistema di cache impilata. Ciò evita l’aggiunta di stadi di collegamento (definiti anche stadi di collegamento), come in una cache planare convenzionale, per instradare i dati su una parte della cache e raggiungere una porzione della cache più lontana dagli I/O dei dati.
Nelle tecniche descritte, le vie di connessione instradate al centro del sistema di cache impilata creano latenze bilanciate (o identiche) tra le due metà del sistema di cache impilata sul die impilato (ad esempio, del primo die di cache e almeno del secondo die di cache).Ad esempio, una cache L2M planare convenzionale da 1 MB ha una latenza di 14 cicli, mentre una cache L2M impilata da 1 MB implementata utilizzando le tecniche descritte ha una latenza di soli 12 cicli. Ciò consente l’implementazione di una cache impilata più grande rispetto a una tipica cache planare, ottenendo tuttavia una latenza di ciclo uguale o migliore.
Di conseguenza, gli aspetti descritti della cache stacked a latenza bilanciata forniscono una latenza inferiore per una richiesta di accesso e i dati vengono restituiti dalla cache dati più rapidamente. Si ottiene anche un risparmio energetico dovuto al fatto che una richiesta di accesso viene completata in meno cicli, quindi una cache L2, ad esempio, non rimane attiva per così tanto tempo, nonché un risparmio energetico quando si passa prima da uno stato attivo a uno stato inattivo della cache. Inoltre, le lunghezze dei cavi nel die della cache sono più corte, il che si traduce in una minore capacità e in un risparmio energetico. Si verifica anche un minore carico di segnale poiché i segnali percorrono solo metà della distanza necessaria per una richiesta di accesso e il ritorno dei dati.Inoltre, viene generato meno calore grazie al risparmio energetico, alla minore capacità e alla minore distanza percorsa dai segnali.
Oltre alla semplice riduzione della latenza, AMD sottolinea l’efficienza energetica ottenuta grazie al design della cache L2 impilata. Sebbene potrebbe volerci del tempo prima di assistere all’applicazione pratica delle cache L2 impilate nell’hardware reale, c’è un forte ottimismo sul fatto che questa innovazione sarà presente nella prossima generazione di processori e GPU AMD, rivelando ulteriori progressi nella progettazione dei chip.
Fonte della notizia: Kepler_L2