AMD passe de SERDES à l’interconnexion D2D « Sea-of-Wires » dans les prochains processeurs Zen 6 pour une efficacité énergétique améliorée et une latence réduite.

AMD s’apprête à révolutionner l’architecture de ses processeurs grâce à une technologie d’interconnexion D2D innovante intégrée à ses prochains processeurs Zen 6. Les premiers aperçus de cette avancée ont déjà été révélés grâce aux APU Strix Halo.

Les innovations d’interconnexion d’AMD mises en avant par les APU Strix Halo

Avant d’entrer dans les détails, il convient de saluer les efforts de recherche déployés par High Yield pour dévoiler les modifications d’interconnexion D2D du Strix Halo. Cette avancée est un indicateur prometteur de l’avenir d’AMD. AMD utilise depuis des années la même technologie d’interconnexion die-to-die depuis le lancement de Zen 2. Cependant, les prochains processeurs Zen 6 marquent une évolution significative, avec des éléments de ce que l’on appelle « l’ADN Zen 6 » déjà présents dans les APU du Strix Halo.

Comprendre la communication D2D actuelle d’AMD

La technologie d’interconnexion actuelle d’AMD repose sur des couches physiques de désérialisation série (SERDES) positionnées sur les bords des puces complexes. Cette méthode facilite la communication haut débit via des voies série qui transmettent les données via le substrat organique vers les puces d’entrée/sortie et le système sur puce (SoC).SERDES sert de pont, convertissant les flux de données parallèles provenant de différentes puces complexes en flux binaires série, qui sont ensuite relayés à travers le boîtier. La méthode traditionnelle, qui consiste à utiliser des centaines de fils de cuivre pour connecter les puces, est impossible avec les substrats conventionnels.

Schéma technique de l'AMD Ryzen AI Max PRO 395 montrant les sections transversales de la puce et de la matrice. — Crédits image : AMD/High Yield

À l’inverse, le désérialiseur à l’autre extrémité reconvertit les flux binaires série à leur format d’origine. Bien que ce mécanisme SERDES ait rempli son rôle, il présente des inefficacités : la surcharge énergétique liée aux processus de sérialisation et de désérialisation nécessite des ressources pour la récupération d’horloge, l’égalisation et l’encodage/décodage des données. Cette méthode engendre également une latence supplémentaire, impactant les performances globales de la communication D2D.

La nécessité d’une communication D2D améliorée

La méthodologie SERDES était adéquate lorsque la communication D2D était limitée à certaines puces standard. Cependant, avec l’intégration croissante des unités de traitement neuronal (NPU), la demande de bande passante constante et à faible latence pour les puces complexes de mémoire et de chipsets augmente. L’architecture Strix Halo représente une transformation fondamentale dans la façon dont les puces Zen 6 d’AMD interagiront entre elles, grâce à l’intégration de la technologie InFO-oS (Integrated Fan-Out on Substrate) de TSMC et d’une couche de redistribution (RDL).Nous explorerons ces technologies plus en détail.

Conception de micropuce présentant le CCD et l'interconnexion matrice à matrice de nouvelle génération. — Crédits image : High Yield

Innovations dans la technologie d’interconnexion D2D

Pour pallier les inefficacités liées à la communication D2D traditionnelle, AMD a implémenté une conception innovante dans Strix Halo. Celle-ci utilise plusieurs fils courts et parallèles, positionnés dans un interposeur sous les puces en RDL. Cette approche établit un réseau de connexions entre les puces en silicium et le substrat organique, améliorant ainsi les capacités de communication sur des ports parallèles plus larges. L’analyse de High Yield indique que la conception du Strix Halo présente un ensemble distinctif de petits pads rappelant les configurations classiques en éventail, remplaçant ainsi efficacement le système SERDES encombrant.

Illustration d'une micropuce montrant les puces logiques et la structure du substrat. — Crédits image : TSMC

Avantages et défis de l’approche Fan-Out

Cette méthode d’interconnexion D2D actualisée devrait réduire considérablement la consommation d’énergie et la latence, car elle élimine le besoin de sérialisation/désérialisation. De plus, la bande passante globale peut être augmentée grâce à l’intégration de ports supplémentaires dans l’architecture CPU. Malgré ces avancées, l’utilisation d’une conception en éventail présente des défis, notamment en ce qui concerne la complexité de la gestion du RDL multicouche et l’adaptation aux nouvelles priorités de routage, car l’espace sous les matrices est occupé par le câblage en éventail.

Globalement, l’introduction de la technologie Strix Halo par AMD marque une avancée remarquable dans les interconnexions D2D, et cette approche innovante devrait être reprise dans les processeurs Zen 6. Les informations révélées par High Yield sont remarquables et invitent les passionnés de technologie à approfondir ces développements révolutionnaires.