En una reciente iniciativa de investigación, AMD está investigando métodos para integrar la caché L2 en una configuración apilada en sus próximos procesadores. Este desarrollo busca mantener o incluso mejorar el rendimiento de latencia.
Avances en el diseño de chips: Exploración de la caché L2 apilada de AMD
AMD ha presentado un interesante artículo de investigación titulado » Caché apilada con latencia equilibrada «, asociado con la solicitud de patente número [número] US20260003794A1. En este artículo, AMD describe metodologías para un sistema de caché apilada con latencia equilibrada, que incorpora al menos dos matrices de caché apiladas verticalmente.
AMD ya es reconocido por utilizar la tecnología de caché apilada en su línea de productos 3D V-Cache, que introduce una capa adicional de caché L3 ubicada por encima o por debajo de los chiplets de cómputo del núcleo. La primera versión de 3D V-Cache se situaba sobre los chiplets de cómputo Zen, mientras que la segunda generación invirtió esta configuración, colocando la pila debajo del chiplet de cómputo. Si bien la estrategia se mantiene constante, las configuraciones difieren en su ejecución.
La tecnología 3D V-Cache, o X3D, se implementa en varios chips AMD, desde la familia Ryzen para el consumidor hasta la serie EPYC de alto rendimiento diseñada para centros de datos. A medida que AMD avanza con sus innovaciones en 3D V-Cache L3, se prepara para expandir su tecnología de caché investigando el potencial de las cachés L2 apiladas, como sugiere su última patente.
Para el diseño de su caché L2 apilada, AMD ilustra un chip base integrado con chips de cómputo y caché, junto con un chip adicional de cómputo y caché superpuesto. Esta configuración muestra un módulo de caché compuesto por cuatro segmentos de 512 KB, que culminan en un total de 2 MB de caché L2, gestionados por el Circuito de Control de Caché (CCC).La arquitectura es escalable, con diseños que permiten hasta 4 MB de caché L2, como se muestra en el diagrama de bloques adjunto.
La estrategia de apilamiento refleja los principios de V-Cache 3D, conectando las cachés L2 y L3 con el chip base y los complejos de cómputo mediante vías de silicio alineadas verticalmente. El CCC controla el flujo de datos en todo el sistema.
Un punto destacable en los hallazgos de AMD es la comparación de latencia entre las configuraciones planar y apilada. La investigación indica que una caché L2M planar de 1 MB suele tener una latencia de 14 ciclos, mientras que una versión apilada la reduce a tan solo 12 ciclos. Por lo tanto, la configuración de caché L2 apilada no solo ofrece mayor capacidad, sino que también logra una latencia igual o inferior a la de las configuraciones planares tradicionales.
En aspectos de las técnicas descritas, la configuración del sistema de caché apilada reduce la latencia de respuesta al acceder a la caché apilada y, además, ofrece una función de ahorro de energía. El sistema de caché apilada mejora el rendimiento de la transferencia de datos y presenta una latencia menor que una caché planar convencional construida sobre una sola matriz. Cabe destacar que las vías de conexión se enrutan hacia y desde el centro del sistema de caché apilada. Esto evita la necesidad de añadir etapas de cableado (también denominadas etapas de tubería), como en una caché planar convencional, para enrutar los datos a través de una parte de la caché y llegar a una porción más alejada de las E/S de datos.
En las técnicas descritas, las vías de conexión enrutadas en el centro del sistema de caché apilado crean latencias equilibradas (o idénticas) entre las dos mitades del sistema de caché apilado en el chip apilado (p.ej., el primer chip de caché y al menos el segundo).Por ejemplo, una caché L2M planar convencional de 1 MB tiene una latencia de 14 ciclos, mientras que una caché L2M apilada de 1 MB implementada mediante las técnicas descritas tiene una latencia de tan solo 12 ciclos. Esto permite implementar una caché apilada más grande que una caché planar típica, pero con una latencia de ciclo igual o superior.
En consecuencia, los aspectos descritos de la caché apilada con latencia equilibrada proporcionan una menor latencia para las solicitudes de acceso y una mayor rapidez en la devolución de datos. También se ahorra energía al completar una solicitud de acceso en menos ciclos (por ejemplo, una caché L2 no permanece activa durante tanto tiempo), y se ahorra energía al pasar antes del estado activo al inactivo. Además, la longitud de los cables en el chip de la caché es menor, lo que reduce la capacitancia y ahorra energía. Además, la carga de señal es menor, ya que las señales solo recorren la mitad de la distancia para una solicitud de acceso y el retorno de datos.Además, se genera menos calor gracias al ahorro de energía, la menor capacitancia y la menor distancia recorrida por las señales.
a través del artículo de investigación de AMD (Patentes de Google)
Además de reducir la latencia, AMD destaca la eficiencia energética obtenida mediante el diseño de caché L2 apilada. Si bien puede que pase algún tiempo antes de que veamos la aplicación práctica de las cachés L2 apiladas en hardware real, existe un gran optimismo de que esta innovación se incorporará a la próxima generación de procesadores y GPU AMD, lo que revelará nuevos avances en el diseño de chips.
Fuente de la noticia: Kepler_L2