博通最近推出了其创新的 3.5D eXtreme Dimension 系统级封装 (XDSiP) 技术，旨在通过提高性能和效率来彻底改变定制计算平台。
利用 Broadcom 的 3.5D XDSiP 平台彻底改变 AI 和 HPC
新闻稿：今天，博通公司正式推出其 3.5D XDSiP 平台技术，使消费级 AI 领域能够设计先进的定制加速器（称为 XPU）。这个尖端平台集成了超过 6000 平方毫米的硅片，并在单个封装设备中容纳多达 12 个高带宽内存 (HBM) 堆栈，从而可以实现针对大规模 AI 应用量身定制的低功耗、高效计算。值得注意的是，博通通过推出业界首款 Face-to-Face (F2F) 3.5D XPU 取得了突破性进展。
随着训练生成式 AI 模型的需求激增，对包含 100,000 到 100 万个 XPU 的大型集群的需求也日益增加。这种日益增长的需求对传统计算架构提出了挑战，因为集成先进的计算能力、内存和 I/O 资源对于实现所需的性能水平同时控制能耗和成本至关重要。摩尔定律和传统工艺扩展方法等现有范式已不足以满足这些严格的要求。因此，向复杂的系统级封装 (SiP) 集成的演进对于开发下一代 XPU 至关重要。
在过去十年中，2.5D 集成技术极大地促进了 XPU 的开发，它允许将多个尺寸最大为 2500 mm² 的芯片与最多 8 个堆栈的 HBM 模块组合在一起，这些模块位于中介层上。然而，随着更复杂的大型语言模型 (LLM) 的引入，它们的训练过程需要先进的 3D 硅堆叠解决方案来优化尺寸、功耗和成本，这导致 3.5D 集成技术越来越受到青睐。这种方法将 2.5D 封装与 3D 硅堆叠技术相结合，使其成为未来十年 XPU 的领先技术。
与传统的正面对背 (F2B) 方法相比，博通的 3.5D XDSiP 平台在互连密度和能效方面有显著提升。通过创新的 F2F 堆叠，连接上下芯片的顶部金属层，该技术可确保连接紧密可靠，电气干扰最小，机械耐用性无与伦比。此外，博通的平台包括知识产权 (IP) 和专有设计工作流程，可促进高效、正确地集成 3D 芯片堆叠，以实现最佳电源、时钟和信号连接。
Broadcom 3.5D XDSiP 技术的主要优势
- 增强的互连密度：与传统的 F2B 技术相比，堆叠芯片之间的信号密度提高了 7 倍。
- 卓越的功率效率：与平面替代方案相比，使用 3D HCB 技术可将芯片间接口的功耗降低 10 倍。
- 降低延迟：最大限度地减少 3D 架构内计算、内存和 I/O 组件之间的数据传输延迟。
- 紧凑的尺寸：允许使用更小的中介层和封装，从而提高成本效率并减少封装翘曲。
Broadcom 的开创性 F2F 3.5D XPU 集成了四个计算芯片、一个 I/O 芯片和六个 HBM 模块，利用了台积电最先进的处理节点和先进的 2.5D CoWoS 封装技术。该公司的专有设计方法优先考虑自动化，利用行业标准工具确保即使在芯片复杂的情况下也能成功实施。
3.5D XDSiP 已成功展示了高速 SerDes、HBM 内存接口和芯片间互连等关键 IP 组件的全面功能和卓越性能。这一成就彰显了博通在 3.5D 框架内设计和测试复杂集成电路方面的深厚专业知识。
台积电与博通近年来建立了协同合作伙伴关系，将台积电的尖端逻辑工艺和 3D 芯片堆叠创新与博通的设计能力结合在一起。
我们对将该平台产品化的前景感到兴奋，这将推动人工智能的发展并促进行业未来的进步。
目前，博通有超过五种 3.5D 产品正在开发中，越来越多的博通消费 AI 客户将采用 3.5D XDSiP 技术，预计生产出货时间为 2026 年 2 月。如需进一步了解博通创新型 3.5D 定制计算平台，请单击此处。
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